clock.npl

来自「dp_xiliux 的 CPLD Verilog设计实验,时钟演示.代码测试通过」· NPL 代码 · 共 14 行

JDF E
// Created by ISE ver 1.0
PROJECT clock
DESIGN clock Normal
DEVKIT XC95108 PC84
DEVFAM xc9500
FLOW XST Verilog
MODULE clock.v
MODSTYLE clock Normal

[STRATEGY-LIST]
Normal=True, 1037616258