💻 dp_xiliux 的 CPLD Verilog设计实验,时钟演示.代码测试通过. - 源码文件列表

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源码文件总数： 33 个
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序号
文件名
文件大小
操作
1
📄 clock.gyd
1.04 KB
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2
📄 clock.jid
48 B
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3
📄 clock.xst
412 B
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4
📄 clock._prj
112 B
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5
📄 clock.ngd
0 B
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6
📄 _cpldfit.rsp
124 B
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7
📄 tmperr.err
0 B
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8
📄 clock.pnx
1.05 KB
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9
📄 clock.bld
7.77 KB
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10
📄 __clock_2prj_exewrap.rsp
111 B
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11
📄 clock.vm6
64 KB
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12
📄 __impact.rsp
57 B
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13
📄 last_used.ucf
388 B
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14
📄 clock.mfd
64 KB
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15
📄 clock.prj
100 B
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16
📄 clock.npl
209 B
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17
📄 clock.jhd
14 B
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18
📄 _impact.log
1.14 KB
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19
📄 clock.syr
4.62 KB
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20
📄 clock_ngdbuild.nav
53 B
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21
📄 ngdbuild.rsp
59 B
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22
📄 __projnav.log
14.56 KB
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23
📄 _ngdbld.rsp
3 B
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24
📄 clock.ngc
0 B
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25
📄 _cpldfit.tcl
691 B
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26
📄 clock.ucf
388 B
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27
📄 clock.rpt
56.17 KB
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28
📄 clock.v
2.19 KB
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29
📄 automake.log
14.61 KB
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30
📄 netlist.lst
49 B
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31
📄 clock.jed
0 B
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32
📄 _chipview.tcl
1.26 KB
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33
📄 clock.ptf
94 B
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