dp_xiliux 的 CPLD Verilog设计实验,时钟演示.代码测试通过. - 免费下载

VHDL/FPGA/Verilog资源文件大小：79 K

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VHDL/FPGA/Verilog

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2016-09-20 00:43

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dp_xiliux 的 CPLD Verilog设计实验,时钟演示.代码测试通过.

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clock.gyd

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clock.jid

大小: 48 B

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3 📄

clock.xst

大小: 412 B

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clock._prj

大小: 112 B

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clock.ngd

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_cpldfit.rsp

大小: 124 B

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tmperr.err

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clock.pnx

大小: 1.05 KB

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clock.bld

大小: 7.77 KB

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__clock_2prj_exewrap.rsp

大小: 111 B

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clock.vm6

大小: 64 KB

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__impact.rsp

大小: 57 B

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last_used.ucf

大小: 388 B

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clock.mfd

大小: 64 KB

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15 📄

clock.prj

大小: 100 B

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