dp_xiliux 的 CPLD Verilog设计实验,时钟演示.代码测试通过.

提供《dp_xiliux 的 CPLD Verilog设计实验,串口演示.代码测试通过.》完整VHDL/FPGA/Verilog工程技术资料下载（归档大小 120 K），包含相关硬件原理图参考、开发文档或源代码工程。

提供《dp_xiliux 的 CPLD Verilog设计实验,7个LED演示.代码测试通过.》完整VHDL/FPGA/Verilog工程技术资料下载（归档大小 90 K），包含相关硬件原理图参考、开发文档或源代码工程。

提供《dp_xiliux 的 CPLD Verilog设计实验,流水灯演示.代码测试通过.》完整VHDL/FPGA/Verilog工程技术资料下载（归档大小 42 K），包含相关硬件原理图参考、开发文档或源代码工程。

ATmega128实验板。RS232,SRAM,CPLD调试通过，uCosII可以运行，ethernet部分没有完成，usb完成了一部分。 有参考价值。

提供《除法器实验 verilog CPLD EPM1270 源代码》完整VHDL/FPGA/Verilog工程技术资料下载（归档大小 116 K），包含相关硬件原理图参考、开发文档或源代码工程。

提供《实用闹钟的verilog代码。不是vhdl的！经过ldv验证》完整VHDL/FPGA/Verilog工程技术资料下载（归档大小 5 K），包含相关硬件原理图参考、开发文档或源代码工程。