dds_vhdl.fit.rpt
来自「基于fpga的正弦波发生器设计」· RPT 代码 · 共 482 行 · 第 1/5 页
RPT
482 行
; Fitter Initial Placement Seed ; 1 ; 1 ;
; Slow Slew Rate ; Off ; Off ;
; PCI I/O ; Off ; Off ;
; Weak Pull-Up Resistor ; Off ; Off ;
; Enable Bus-Hold Circuitry ; Off ; Off ;
; Auto Global Memory Control Signals ; Off ; Off ;
; Auto Packed Registers -- Cyclone ; Auto ; Auto ;
; Auto Delay Chains ; On ; On ;
; Auto Merge PLLs ; On ; On ;
; Perform Physical Synthesis for Combinational Logic ; Off ; Off ;
; Perform Register Duplication ; Off ; Off ;
; Perform Register Retiming ; Off ; Off ;
; Perform Asynchronous Signal Pipelining ; Off ; Off ;
; Fitter Effort ; Auto Fit ; Auto Fit ;
; Physical Synthesis Effort Level ; Normal ; Normal ;
; Logic Cell Insertion - Logic Duplication ; Auto ; Auto ;
; Auto Register Duplication ; Auto ; Auto ;
; Auto Global Clock ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
+----------------------------------------------------+--------------------------------+--------------------------------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in E:/lgQ/EDA/peda/sin/dds_vhdl.pin.
+---------------------------------------------------------------------------------------+
; Fitter Resource Usage Summary ;
+---------------------------------------------+-----------------------------------------+
; Resource ; Usage ;
+---------------------------------------------+-----------------------------------------+
; Total logic elements ; 200 / 2,910 ( 7 % ) ;
; -- Combinational with no register ; 56 ;
; -- Register only ; 17 ;
; -- Combinational with a register ; 127 ;
; ; ;
; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 55 ;
; -- 3 input functions ; 63 ;
; -- 2 input functions ; 63 ;
; -- 1 input functions ; 6 ;
; -- 0 input functions ; 13 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 150 ;
; -- arithmetic mode ; 50 ;
; -- qfbk mode ; 3 ;
; -- register cascade mode ; 0 ;
; -- synchronous clear/load mode ; 46 ;
; -- asynchronous clear/load mode ; 94 ;
; ; ;
; Total LABs ; 24 / 291 ( 8 % ) ;
; Logic elements in carry chains ; 55 ;
; User inserted logic elements ; 0 ;
; Virtual pins ; 0 ;
; I/O pins ; 41 / 104 ( 39 % ) ;
; -- Clock pins ; 1 / 2 ( 50 % ) ;
; Global signals ; 8 ;
; M4Ks ; 3 / 13 ( 23 % ) ;
; Total memory bits ; 10,240 / 59,904 ( 17 % ) ;
; Total RAM block bits ; 13,824 / 59,904 ( 23 % ) ;
; PLLs ; 1 / 1 ( 100 % ) ;
; Global clocks ; 8 / 8 ( 100 % ) ;
; Maximum fan-out node ; altera_internal_jtag~TDO ;
; Maximum fan-out ; 116 ;
; Highest non-global fan-out signal ; pll1:u6|altpll:altpll_component|_locked ;
; Highest non-global fan-out ; 38 ;
; Total fan-out ; 988 ;
; Average fan-out ; 3.98 ;
+---------------------------------------------+-----------------------------------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+-----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+-----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; clk ; 16 ; 1 ; 0 ; 8 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; fword[0] ; 10 ; 1 ; 0 ; 10 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; fword[10] ; 139 ; 2 ; 6 ; 14 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; fword[11] ; 133 ; 2 ; 8 ; 14 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; fword[12] ; 91 ; 3 ; 27 ; 7 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; fword[13] ; 26 ; 1 ; 0 ; 5 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; fword[14] ; 49 ; 4 ; 8 ; 0 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; fword[15] ; 131 ; 2 ; 10 ; 14 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; fword[1] ; 130 ; 2 ; 10 ; 14 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; fword[2] ; 7 ; 1 ; 0 ; 10 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; fword[3] ; 134 ; 2 ; 8 ; 14 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; fword[4] ; 132 ; 2 ; 8 ; 14 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; fword[5] ; 140 ; 2 ; 6 ; 14 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; fword[6] ; 41 ; 4 ; 6 ; 0 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; fword[7] ; 141 ; 2 ; 4 ; 14 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; fword[8] ; 48 ; 4 ; 8 ; 0 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; fword[9] ; 85 ; 3 ; 27 ; 7 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
; pword[0] ; 127 ; 2 ; 12 ; 14 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; LVTTL ; Off ; Fitter ;
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