dds_vhdl.fit.rpt

来自「基于fpga的正弦波发生器设计」· RPT 代码 · 共 482 行 · 第 1/5 页

+-------------------------------------------------------------------+
; PLL Summary                                                       ;
+-----------------------------+-------------------------------------+
; Name                        ; pll1:u6|altpll:altpll_component|pll ;
+-----------------------------+-------------------------------------+
; PLL type                    ; -                                   ;
; Scan chain                  ; None                                ;
; PLL mode                    ; Normal                              ;
; Feedback source             ; --                                  ;
; Compensate clock            ; clock0                              ;
; Switchover on loss of clock ; --                                  ;
; Switchover counter          ; --                                  ;
; Primary clock               ; --                                  ;
; Input frequency 0           ; 20.0 MHz                            ;
; Input frequency 1           ; --                                  ;
; Nominal PFD frequency       ; 20.0 MHz                            ;
; Nominal VCO frequency       ; 599.9 MHz                           ;
; Freq min lock               ; 16.36 MHz                           ;
; Freq max lock               ; 33.33 MHz                           ;
; Clock Offset                ; 0 ps                                ;
; M VCO Tap                   ; 0                                   ;
; M Initial                   ; 1                                   ;
; M value                     ; 30                                  ;
; N value                     ; 1                                   ;
; M counter delay             ; --                                  ;
; N counter delay             ; --                                  ;
; M2 value                    ; --                                  ;
; N2 value                    ; --                                  ;
; SS counter                  ; --                                  ;
; Downspread                  ; --                                  ;
; Spread frequency            ; --                                  ;
; enable0 counter             ; --                                  ;
; enable1 counter             ; --                                  ;
; Real time reconfigurable    ; --                                  ;
; Scan chain MIF file         ; --                                  ;
; Preserve counter order      ; Off                                 ;
; PLL location                ; PLL_1                               ;
; Inclk0 signal               ; clk                                 ;
; Inclk1 signal               ; --                                  ;
; Inclk0 signal type          ; Dedicated Pin                       ;
; Inclk1 signal type          ; --                                  ;
+-----------------------------+-------------------------------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; PLL Usage                                                                                                                                                                                          ;
+---------------------------------------+--------------+------+-----+------------------+-------------+-------+------------+---------+---------------+---------------+------------+---------+---------+
; Name                                  ; Output Clock ; Mult ; Div ; Output Frequency ; Phase Shift ; Delay ; Duty Cycle ; Counter ; Counter Delay ; Counter Value ; High / Low ; Initial ; VCO Tap ;
+---------------------------------------+--------------+------+-----+------------------+-------------+-------+------------+---------+---------------+---------------+------------+---------+---------+
; pll1:u6|altpll:altpll_component|_clk0 ; clock0       ; 10   ; 3   ; 66.67 MHz        ; 0 (0 ps)    ; 0 ps  ; 50/50      ; G1      ; --            ; 9             ; 5/4 Odd    ; 1       ; 0       ;
+---------------------------------------+--------------+------+-----+------------------+-------------+-------+------------+---------+---------------+---------------+------------+---------+---------+


+------------------------------------------------------------------+
; Output Pin Default Load For Reported TCO                         ;
+---------------------+-------+------------------------------------+
; I/O Standard        ; Load  ; Termination Resistance             ;
+---------------------+-------+------------------------------------+
; LVTTL               ; 10 pF ; Not Available                      ;
; LVCMOS              ; 10 pF ; Not Available                      ;
; 2.5 V               ; 10 pF ; Not Available                      ;
; 1.8 V               ; 10 pF ; Not Available                      ;
; 1.5 V               ; 10 pF ; Not Available                      ;
; SSTL-3 Class I      ; 30 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-3 Class II     ; 30 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class I      ; 30 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class II     ; 30 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; Differential SSTL-2 ; 10 pF ; (See SSTL-2)                       ;
; LVDS                ; 4 pF  ; 100 Ohm (Differential)             ;
; RSDS                ; 10 pF ; 100 Ohm (Differential)             ;
+---------------------+-------+------------------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity                                                                                                                                                                                                                                                                                                                                                                     ;
+------------------------------------------------------------------------+-------------+--------------+-------------+------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Compilation Hierarchy Node                                             ; Logic Cells ; LC Registers ; Memory Bits ; M4Ks ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name                                                                                                                                                 ;
+------------------------------------------------------------------------+-------------+--------------+-------------+------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; |dds_vhdl                                                              ; 200 (0)     ; 144          ; 10240       ; 3    ; 41   ; 0            ; 56 (0)       ; 17 (0)            ; 127 (0)          ; 55 (0)          ; 3 (0)      ; |dds_vhdl                                                                                                                                                           ;
;    |and2ab:u7|                                                         ; 1 (1)       ; 0            ; 0           ; 0    ; 0    ; 0            ; 1 (1)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |dds_vhdl|and2ab:u7                                                                                                                                                 ;
;    |pll1:u6|                                                           ; 0 (0)       ; 0            ; 0           ; 0    ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |dds_vhdl|pll1:u6                                                                                                                                                   ;
;       |altpll:altpll_component|                                        ; 0 (0)       ; 0            ; 0           ; 0    ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |dds_vhdl|pll1:u6|altpll:altpll_component                                                                                                                           ;
;    |reg10b:u5|                                                         ; 10 (10)     ; 10           ; 0           ; 0    ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 10 (10)          ; 10 (10)         ; 0 (0)      ; |dds_vhdl|reg10b:u5                                                                                                                                                 ;
;    |reg32b:u2|                                                         ; 26 (26)     ; 26           ; 0           ; 0    ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 26 (26)          ; 26 (26)         ; 0 (0)      ; |dds_vhdl|reg32b:u2                                                                                                                                                 ;
;    |sin_rom:u3|                                                        ; 56 (0)      ; 38           ; 10240       ; 3    ; 0    ; 0            ; 18 (0)       ; 4 (0)             ; 34 (0)           ; 14 (0)          ; 1 (0)      ; |dds_vhdl|sin_rom:u3                                                                                                                                                ;
;       |altsyncram:altsyncram_component|                                ; 56 (0)      ; 38           ; 10240       ; 3    ; 0    ; 0            ; 18 (0)       ; 4 (0)             ; 34 (0)           ; 14 (0)          ; 1 (0)      ; |dds_vhdl|sin_rom:u3|altsyncram:altsyncram_component                                                                                                                ;
;          |altsyncram_o351:auto_generated|                              ; 56 (0)      ; 38           ; 10240       ; 3    ; 0    ; 0            ; 18 (0)       ; 4 (0)             ; 34 (0)           ; 14 (0)          ; 1 (0)      ; |dds_vhdl|sin_rom:u3|altsyncram:altsyncram_component|altsyncram_o351:auto_generated                                                                                 ;
;             |altsyncram_eui2:altsyncram1|                              ; 0 (0)       ; 0            ; 10240       ; 3    ; 0    ; 0            ; 0 (0)        ; 0 (0)             ; 0 (0)            ; 0 (0)           ; 0 (0)      ; |dds_vhdl|sin_rom:u3|altsyncram:altsyncram_component|altsyncram_o351:auto_generated|altsyncram_eui2:altsyncram1                                                     ;
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