该模块是基于FPGA中Verilog语言开发，运用DDS原理，设计的频率和相位任意可调的正弦波发生器模块。
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FILE
pll1.vhd
10 KB
包内组件
2
FILE
dds_vhdl.pin
19.2 KB
包内组件
3
FILE
dds_vhdl.map.rpt
87.7 KB
包内组件
4
FILE
sin_rom.vhd
6.4 KB
包内组件
5
FILE
dds_vhdl.fit.eqn
107 KB
包内组件
6
FILE
pll1.bsf
3.9 KB
包内组件
7
FILE
dds_vhdl.sof
72.4 KB
包内组件
8
FILE
pll1.cmp
1.5 KB
包内组件
9
FILE
and2.vhd
211 B
包内组件
10
FILE
sim.cfg
6 B
包内组件
11
FILE
reg10b.vhd
416 B
包内组件
12
FILE
dds_vhdl.vwf
17 KB
包内组件