alladd.v

来自「关于verilog的各个基本模块的源代码」· Verilog 代码 · 共 16 行

module alladd(a,b,s,ci,co);

input a,b,ci;
output s,co;

reg s,co;

always @ (a or b or ci)
begin 

s<=(a&~b&~ci)|(~a&b&~ci)|(~a&~b&ci)|(a&b&ci);
co<=(a&b)|(a&ci)|(b&ci);

end

endmodule