dfftest.v

关于verilog的各个基本模块的源代码

module dfftest;

wire q;
reg data,clk,reset,en;

dff  u(q,data,clk,reset,en);

always #50 clk=~clk;

initial
	begin
		clk=0;
		reset=0;
		en=0;
#20  reset=1;
     data=1;
     en=1;
#100 reset=0;
#100 data=0;
#100 en=0;
     data=1;
#200 $stop;
	end  
endmodule