crc_8_logic.v

链路铜梁调整机制的实现方案

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    14:03:30 01/07/2008 
// Design Name: 
// Module Name:    crc_8_logic 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module crc_8_logic(clk_125, resetn, en, H4_msb, mfi_1, crc_8_out);
    input clk_125;
    input resetn;
    input en;
	 input [3:0] H4_msb;
    input [3:0] mfi_1;
    output [7:0] crc_8_out;
    reg [7:0] crc_8_out;

    reg [7:0] crc_reg;

	 parameter p4=4'h4;


	 
always @(posedge clk_125 or negedge resetn)
begin
    if(!resetn)    crc_8_out<=8'h0;
	 else    if(!en)    crc_8_out<=crc_8_out;
	 else    if(mfi_1==p4)    crc_8_out<=crc_reg;
	 else    crc_8_out<=crc_8_out;
end

always @(posedge clk_125 or negedge resetn)
begin
    if(!resetn)    crc_reg<=8'h0;
	 else    if(!en)    crc_reg<=crc_reg;
	 else    if(mfi_1==p4)    crc_reg<=8'h0;
	 else    
	     begin
		      crc_reg[7]<=H4_msb[0]^H4_msb[2]^H4_msb[3]^crc_reg[7]^crc_reg[6]^crc_reg[4]^crc_reg[3];
				crc_reg[6]<=H4_msb[0]^H4_msb[1]^crc_reg[5]^crc_reg[4]^crc_reg[2];
				crc_reg[5]<=H4_msb[2]^crc_reg[6]^crc_reg[1];
				crc_reg[4]<=H4_msb[1]^H4_msb[3]^crc_reg[7]^crc_reg[5]^crc_reg[0];
				crc_reg[3]<=H4_msb[0]^H4_msb[2]^crc_reg[6]^crc_reg[4];
				crc_reg[2]<=H4_msb[0]^H4_msb[1]^H4_msb[2]^crc_reg[6]^crc_reg[5]^crc_reg[4];
				crc_reg[1]<=H4_msb[1]^H4_msb[2]^crc_reg[6]^crc_reg[5];
				crc_reg[0]<=H4_msb[0]^H4_msb[1]^H4_msb[3]^crc_reg[7]^crc_reg[5]^crc_reg[4];
		  end
end
endmodule