sk_logic.v

来自「链路铜梁调整机制的实现方案」· Verilog 代码 · 共 40 行

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    17:01:18 03/12/2008 
// Design Name: 
// Module Name:    Sk_logic 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module Sk_logic(clk_125, resetn, en, ctrl_in, Mst_out, RS_Ack_out);
    input clk_125;
	 input resetn;
	 input en;
	 input [3:0] ctrl_in;
	 output Mst_out;
	 output RS_Ack_out;


MST_logic mst_logic(.clk_125(clk_125),.resetn(resetn),.en(en),
                    .ctrl_in(ctrl_in),.Mst_out(Mst_out));
						  
RS_Ack_Sk rs_ack_sk(.clk_125(clk_125),.resetn(resetn),.en(en),
                    .ctrl_in(ctrl_in),.RS_Ack_out(RS_Ack_out));

MST_assign mst_assign(.clk_125(clk_125), .en(en), .resetn(resetn),
                      .mfi_2(mfi_2), .mst_num(mst_num));
						  
endmodule