wed.zsf

数字系统设计中的全加器、10进制计数器、2-4译码器、摩尔状态机、2-1路选择器的源代码

D:/Quartus II/decoder2_4/db/decoder2_4.sim.vwf	0	57082	590	57082	0
D:/Quartus II/decoder2_4/decoder2_4.vwf	0	1000000	20	1000	0
decoder2_4.vwf	33075	69825	20	1000	0
E:/1 专业学习/3 大三（下）/FPGA/实验二/decoder2_4/db/decoder2_4.sim.vwf	56040	149442	789	93402	0