reg32_r.v

来自「包含了四位计数器等基本数字模块的的verilog HDL程序代码,该功能实现,可」· Verilog 代码 · 共 34 行

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// Verilog file generated by X-HDL - Revision 3.2.34  Oct. 7, 2003 
// Wed Mar 10 16:54:28 2004
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//      Input file         : /home/mcgett/temp/paulg/vhdl/reg32.vhd
//      Design name        : REG32
//      Author             : 
//      Company            : 
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//      Description        : 
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//  Thirty-two bit register
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module REG32 (CLK, D, Q);

   input CLK; 
   input[31:0] D; 
   output[31:0] Q; 
   reg[31:0] Q;

   always @(CLK)
   begin
      if (CLK == 1'b1)
      begin
         Q <= D ; 
      end 
   end 
endmodule