or4x32_reg_o.v

包含了四位计数器等基本数字模块的的verilog HDL程序代码,该功能实现,可以直接利用DC进行综合,得到硬件电路,亦能够转换成VHDL语言进行综合

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// Verilog file generated by X-HDL - Revision 3.2.34  Oct. 7, 2003 
// Wed Mar 10 16:54:04 2004
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//      Input file         : /home/mcgett/temp/paulg/vhdl/or4x32_reg.vhd
//      Design name        : OR4X32_REG
//      Author             : 
//      Company            : 
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//      Description        : 
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module OR4X32_REG (BUSA, BUSB, BUSC, BUSD, CLK, DATA_OUT);

`include "parameter_file.v"

   input[31:0] BUSA; 
   input[31:0] BUSB; 
   input[31:0] BUSC; 
   input[31:0] BUSD; 
   input CLK; 
   output[31:0] DATA_OUT; 
   reg[31:0] DATA_OUT;

   reg[31:0] OR_BUS; 

   always @(BUSA or BUSB or BUSC or BUSD)
   begin : xhdl_2
      reg[31:0] TEMP; 
      begin : xhdl_1
         integer I;
         for(I = 0; I <= 31; I = I + 1)
         begin
            TEMP[I] = BUSA[I] | BUSB[I] | BUSC[I] | BUSD[I]; 
         end
      end 
      OR_BUS <= TEMP ; 
   end 

   always @(CLK)
   begin
      if (CLK == 1'b1)
      begin
         DATA_OUT <= OR_BUS ; 
      end 
   end 
endmodule