mux_8x1_m.v

包含了四位计数器等基本数字模块的的verilog HDL程序代码,该功能实现,可以直接利用DC进行综合,得到硬件电路,亦能够转换成VHDL语言进行综合

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// Verilog file generated by X-HDL - Revision 3.2.34  Oct. 7, 2003 
// Wed Mar 10 16:53:56 2004
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//      Input file         : /home/mcgett/temp/paulg/vhdl/mux_8x1.vhd
//      Design name        : MUX_8X1
//      Author             : 
//      Company            : 
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//      Description        : 
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//  Simple 8x1 multiplexor
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module MUX_8X1 (DIN, SEL, MUXOUT);

   input[7:0] DIN; 
   input[2:0] SEL; 
   output MUXOUT; 
   wire MUXOUT;

   assign MUXOUT = (SEL == 3'b000) ? DIN[0] : (SEL == 3'b001) ? DIN[1] : (SEL == 3'b010) ? DIN[2] : (SEL == 3'b011) ? DIN[3] : (SEL == 3'b100) ? DIN[4] : (SEL == 3'b101) ? DIN[5] : (SEL == 3'b110) ? DIN[6] : DIN[7] ; 
endmodule