adder.v

清华大学verilog hdl源码例子

// 实验名称 : 加法器
// 程序名称 : adder.v 
// 日　　期 : 2001/2/20
 
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//                      定义模块（module）                 
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module adder( A, B, SUM );
 
input  [3:0]    A;              // 四位加法器的加数输入线
input  [3:0]    B;              // 四位加法器的被加数输入线
output [4:0]    SUM;            // 包括进位的四位加法器输出
 
// 利用Verilog HDL加法运算子设计出的加法器
 
assign SUM = A + B;                    
 
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endmodule