comparator.v

清华大学verilog hdl源码例子

// 实验名称 : 四位比较器
// 程序名称 : comparator.v
// 日　　期 : 2001/2/20

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//                      定义模块（module）                 
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module comparator( A, B, Y0, Y1, Y2 );

input  [3:0]    A;              // 四位比较器的数值1输入线
input  [3:0]    B;              // 四位比较器的数值2输入线
output          Y0;             // 四位比较器的大于状态输出线
output          Y1;             // 四位比较器的等于状态输出线
output          Y2;             // 四位比较器的小于状态输出线


// 如果A大于B，Y0的输出就为0，否则Y0的输出为1

assign Y0 = ( A >  B ) ? 0 : 1;

// 如果A等于B，Y0的输出就为0，否则Y1的输出为1

assign Y1 = ( A == B ) ? 0 : 1;

// 如果A小于B，Y0的输出就为0，否则Y2的输出为1

assign Y2 = ( A <  B ) ? 0 : 1;

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endmodule