fpga_lcm.v

来自「清华大学verilog hdl源码例子」· Verilog 代码 · 共 53 行

module fpga_lcm(

	DIP2K1,


//	LCM	...........................................

	DB0, DB1, DB2, DB3, DB4, DB5, DB6, DB7,
	E, RS, RW,

	GCLK0

);

//*********************************************************
//		    FPGA脚位的输出入宣告
//*********************************************************



//		指拨开关输入介面
 
input		DIP2K1;

output		DB0, DB1, DB2, DB3, DB4, DB5, DB6, DB7;
output		E, RS, RW;

//		FPGA特殊控制讯号

input		GCLK0;


//*********************************************************
//			系统时脉（12MHz）
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//
// 产生6MHz的时脉，Low Speed USB mouse IP 会用到。

wire		reset =	DIP2K1;
wire		clock =	GCLK0;




lcm lcm(.clkorg( clock ),
	.restart( reset ),
	.LCD_RS( RS ),
	.LCD_RW( RW ),
	.LCD_EN( E ),
	.LCD_DB( {DB7, DB6, DB5, DB4, DB3, DB2, DB1, DB0}) 
	);

endmodule