rom_32x8.v

来自「清华大学verilog hdl源码例子」· Verilog 代码 · 共 37 行

//rom 16*2 for LCD
module rom_32x8(addre,dout);

input [3:0] addre;
output [7:0] dout;

reg [7:0] dout;

always@(addre)
begin
case(addre)

4'b0000: dout=8'b0101_0100; //T
4'b0001: dout=8'b0111_0010; //r
4'b0010: dout=8'b0110_0001; //a
4'b0011: dout=8'b0110_1001; //i
4'b0100: dout=8'b0110_1110; //n
4'b0101: dout=8'b0101_1111; //

4'b0110: dout=8'b0101_0011; //S
4'b0111: dout=8'b0110_1001; //i
4'b1000: dout=8'b0110_1100; //l
4'b1001: dout=8'b0110_1001; //i
4'b1010: dout=8'b0110_0011; //c

4'b1011: dout=8'b0110_1111; //o
4'b1100: dout=8'b0110_1110; //n
4'b1101: dout=8'b0010_0001; //!
4'b1110: dout=8'b0010_0001; //!
4'b1111: dout=8'b0010_0001; //!

endcase

end
endmodule