dianzhen.tan.rpt

基于FPGA的8*8点阵控制

; Cut off feedback from I/O pins                                 ; On                 ;      ;    ;             ;
; Report Combined Fast/Slow Timing                               ; Off                ;      ;    ;             ;
; Ignore Clock Settings                                          ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements                        ; On                 ;      ;    ;             ;
; Enable Recovery/Removal analysis                               ; Off                ;      ;    ;             ;
; Enable Clock Latency                                           ; Off                ;      ;    ;             ;
; Use TimeQuest Timing Analyzer                                  ; Off                ;      ;    ;             ;
; Number of source nodes to report per destination node          ; 10                 ;      ;    ;             ;
; Number of destination nodes to report                          ; 10                 ;      ;    ;             ;
; Number of paths to report                                      ; 200                ;      ;    ;             ;
; Report Minimum Timing Checks                                   ; Off                ;      ;    ;             ;
; Use Fast Timing Models                                         ; Off                ;      ;    ;             ;
; Report IO Paths Separately                                     ; Off                ;      ;    ;             ;
; Perform Multicorner Analysis                                   ; Off                ;      ;    ;             ;
; Reports the worst-case path for each clock domain and analysis ; Off                ;      ;    ;             ;
+----------------------------------------------------------------+--------------------+------+----+-------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary                                                                                                                                                             ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk             ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk'                                                                                                                                                                                                                                                           ;
+-----------------------------------------+-----------------------------------------------------+---------------------------------+--------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack                                   ; Actual fmax (period)                                ; From                            ; To                             ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+---------------------------------+--------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A                                     ; 61.21 MHz ( period = 16.336 ns )                    ; dianzhen_out:inst2|counter1[8]  ; dianzhen_out:inst2|a[2]        ; clk        ; clk      ; None                        ; None                      ; 16.075 ns               ;
; N/A                                     ; 61.32 MHz ( period = 16.307 ns )                    ; dianzhen_out:inst2|counter1[3]  ; dianzhen_out:inst2|a[2]        ; clk        ; clk      ; None                        ; None                      ; 16.046 ns               ;
; N/A                                     ; 61.40 MHz ( period = 16.287 ns )                    ; dianzhen_out:inst2|counter1[9]  ; dianzhen_out:inst2|a[2]        ; clk        ; clk      ; None                        ; None                      ; 16.026 ns               ;
; N/A                                     ; 61.43 MHz ( period = 16.279 ns )                    ; dianzhen_out:inst2|counter1[8]  ; dianzhen_out:inst2|a[0]        ; clk        ; clk      ; None                        ; None                      ; 15.980 ns               ;
; N/A                                     ; 61.54 MHz ( period = 16.250 ns )                    ; dianzhen_out:inst2|counter1[3]  ; dianzhen_out:inst2|a[0]        ; clk        ; clk      ; None                        ; None                      ; 15.951 ns               ;
; N/A                                     ; 61.61 MHz ( period = 16.230 ns )                    ; dianzhen_out:inst2|counter1[9]  ; dianzhen_out:inst2|a[0]        ; clk        ; clk      ; None                        ; None                      ; 15.931 ns               ;
; N/A                                     ; 61.66 MHz ( period = 16.217 ns )                    ; dianzhen_out:inst2|counter1[4]  ; dianzhen_out:inst2|a[2]        ; clk        ; clk      ; None                        ; None                      ; 15.956 ns               ;
; N/A                                     ; 61.81 MHz ( period = 16.179 ns )                    ; dianzhen_out:inst2|counter1[2]  ; dianzhen_out:inst2|a[2]        ; clk        ; clk      ; None                        ; None                      ; 15.918 ns               ;
; N/A                                     ; 61.88 MHz ( period = 16.160 ns )                    ; dianzhen_out:inst2|counter1[4]  ; dianzhen_out:inst2|a[0]        ; clk        ; clk      ; None                        ; None                      ; 15.861 ns               ;
; N/A                                     ; 61.92 MHz ( period = 16.149 ns )                    ; dianzhen_out:inst2|counter1[5]  ; dianzhen_out:inst2|a[2]        ; clk        ; clk      ; None                        ; None                      ; 15.888 ns               ;
; N/A                                     ; 62.03 MHz ( period = 16.122 ns )                    ; dianzhen_out:inst2|counter1[2]  ; dianzhen_out:inst2|a[0]        ; clk        ; clk      ; None                        ; None                      ; 15.823 ns               ;
; N/A                                     ; 62.06 MHz ( period = 16.114 ns )                    ; dianzhen_out:inst2|counter1[1]  ; dianzhen_out:inst2|a[2]        ; clk        ; clk      ; None                        ; None                      ; 15.853 ns               ;
; N/A                                     ; 62.09 MHz ( period = 16.106 ns )                    ; dianzhen_out:inst2|counter1[12] ; dianzhen_out:inst2|a[2]        ; clk        ; clk      ; None                        ; None                      ; 15.845 ns               ;
; N/A                                     ; 62.14 MHz ( period = 16.092 ns )                    ; dianzhen_out:inst2|counter1[5]  ; dianzhen_out:inst2|a[0]        ; clk        ; clk      ; None                        ; None                      ; 15.793 ns               ;
; N/A                                     ; 62.17 MHz ( period = 16.084 ns )                    ; dianzhen_out:inst2|counter1[10] ; dianzhen_out:inst2|a[2]        ; clk        ; clk      ; None                        ; None                      ; 15.823 ns               ;
; N/A                                     ; 62.19 MHz ( period = 16.081 ns )                    ; dianzhen_out:inst2|counter1[6]  ; dianzhen_out:inst2|a[2]        ; clk        ; clk      ; None                        ; None                      ; 15.820 ns               ;
; N/A                                     ; 62.21 MHz ( period = 16.074 ns )                    ; dianzhen_out:inst2|counter1[12] ; dianzhen_out:inst2|a[0]        ; clk        ; clk      ; None                        ; None                      ; 15.775 ns               ;
; N/A                                     ; 62.27 MHz ( period = 16.059 ns )                    ; dianzhen_out:inst2|counter1[7]  ; dianzhen_out:inst2|a[2]        ; clk        ; clk      ; None                        ; None                      ; 15.798 ns               ;
; N/A                                     ; 62.28 MHz ( period = 16.057 ns )                    ; dianzhen_out:inst2|counter1[1]  ; dianzhen_out:inst2|a[0]        ; clk        ; clk      ; None                        ; None                      ; 15.758 ns               ;
; N/A                                     ; 62.39 MHz ( period = 16.027 ns )                    ; dianzhen_out:inst2|counter1[10] ; dianzhen_out:inst2|a[0]        ; clk        ; clk      ; None                        ; None                      ; 15.728 ns               ;
; N/A                                     ; 62.41 MHz ( period = 16.024 ns )                    ; dianzhen_out:inst2|counter1[0]  ; dianzhen_out:inst2|a[2]        ; clk        ; clk      ; None                        ; None                      ; 15.763 ns               ;
; N/A                                     ; 62.41 MHz ( period = 16.024 ns )                    ; dianzhen_out:inst2|counter1[6]  ; dianzhen_out:inst2|a[0]        ; clk        ; clk      ; None                        ; None                      ; 15.725 ns               ;
; N/A                                     ; 62.49 MHz ( period = 16.002 ns )                    ; dianzhen_out:inst2|counter1[7]  ; dianzhen_out:inst2|a[0]        ; clk        ; clk      ; None                        ; None                      ; 15.703 ns               ;
; N/A                                     ; 62.55 MHz ( period = 15.988 ns )                    ; dianzhen_out:inst2|counter1[8]  ; dianzhen_out:inst2|a[6]        ; clk        ; clk      ; None                        ; None                      ; 15.689 ns               ;
; N/A                                     ; 62.62 MHz ( period = 15.969 ns )                    ; dianzhen_out:inst2|counter1[11] ; dianzhen_out:inst2|a[2]        ; clk        ; clk      ; None                        ; None                      ; 15.708 ns               ;
; N/A                                     ; 62.63 MHz ( period = 15.967 ns )                    ; dianzhen_out:inst2|counter1[0]  ; dianzhen_out:inst2|a[0]        ; clk        ; clk      ; None                        ; None                      ; 15.668 ns               ;
; N/A                                     ; 62.66 MHz ( period = 15.959 ns )                    ; dianzhen_out:inst2|counter1[3]  ; dianzhen_out:inst2|a[6]        ; clk        ; clk      ; None                        ; None                      ; 15.660 ns               ;
; N/A                                     ; 62.67 MHz ( period = 15.956 ns )                    ; dianzhen_out:inst2|counter1[8]  ; dianzhen_out:inst2|a[4]        ; clk        ; clk      ; None                        ; None                      ; 15.657 ns               ;
; N/A                                     ; 62.74 MHz ( period = 15.939 ns )                    ; dianzhen_out:inst2|counter1[9]  ; dianzhen_out:inst2|a[6]        ; clk        ; clk      ; None                        ; None                      ; 15.640 ns               ;
; N/A                                     ; 62.78 MHz ( period = 15.928 ns )                    ; dianzhen_out:inst2|counter1[11] ; dianzhen_out:inst2|a[0]        ; clk        ; clk      ; None                        ; None                      ; 15.629 ns               ;