pc.v

来自「使用verilog作为CPU设计语言实现单数据通路五级流水线的CPU。具有32个」· Verilog 代码 · 共 12 行

module pc(Im,clear_0,PC_Regin,CLK,MP0,OUT);
input clear_0,CLK,MP0;
input[31:0] Im;
input PC_Regin;
output[31:0] OUT;
wire[31:0] in,sum,FOUR_OUT;
Reg PC_register(OUT,in,CLK,PC_Regin,clear_0);
//mux32x2_1 M(in,sum,FOUR_OUT,MP0);
mux32x2_1 M(in,FOUR_OUT,sum,MP0);
AddSub S1(FOUR_OUT,,,OUT,1,0);
AddSub S2(sum,,,FOUR_OUT,Im,0);
endmodule