div.v

使用verilog作为CPU设计语言实现单数据通路五级流水线的CPU。具有32个通用寄存器、一个程序计数器PC、一个标志寄存器FLAG

module div (opa,opb,out,exp);
input [31:0]opa,opb;
output[31:0]out;
output exp;

wire [31:0]opa,opb;
wire [31:0]out;

wire sign;
wire [7:0]expout;
wire [22:0]tail23;
wire [23:0]tail24;

wire sign_1;                
wire [7:0]expout_1;
wire [22:0]tail23_1;
wire [23:0]tail24_1;
wire [7:0]expa;
wire [7:0]expb;
wire signa;
wire signb;
wire [22:0]a23;
wire [23:0]a24;
wire [22:0]b23;
wire [23:0]b24;

assign expa=opa[30:23];
assign expb=opb[30:23];
assign signa=opa[31];
assign signb=opb[31];
assign a23=opa[22:0];
assign b23=opb[22:0];
assign a24={1'b1,a23};
assign b24={1'b1,b23};

assign sign=signa^signb; //00->0 11->0

wire [23:0]temptail;
assign temptail={a24,23'b0}/b24; //47 位的数除以一个24位的数，得到一个24位或23位的数
wire [22:0]temp_final_tail;
assign expout=temptail[23]?expa-expb+127:expa-expb+126;//最高位不是1 就得指数减1咯
assign temp_final_tail=temptail[23]?temptail[22:0]:{temptail[21:0],1'b0};

wire [31:0]out_temp;
assign out_temp={sign,expout,temp_final_tail};

wire zero_a,zero_b;
assign zero_a=(opa==32'b0);
assign zero_b=(opb==32'b0);
 
assign exp=zero_b;

assign out=(zero_a?32'b0:out_temp);
 
endmodule