sub.v

来自「使用verilog作为CPU设计语言实现单数据通路五级流水线的CPU。具有32个」· Verilog 代码 · 共 12 行

module sub (opa,opb,out);
input [31:0]opa,opb;
output[31:0]out;

wire [31:0]opa,opb;
wire [31:0]out;

wire [31:0]tempopb;

assign tempopb={!opb[31],opb[30:0]};
add d(.opa(opa),.opb(tempopb),.out(out));
endmodule