fpu_arch.v

使用verilog作为CPU设计语言实现单数据通路五级流水线的CPU。具有32个通用寄存器、一个程序计数器PC、一个标志寄存器FLAG

module fpu_arch(fpu_op,opa,opb,out,exp); //寄存器输出
//input clk;

input [1:0]fpu_op;
input [31:0]opa;
input [31:0]opb;
output[31:0]out;            //临时输出

output exp;

//reg [1:0]fpu_op_r;
//reg [31:0]opa_r,opb_r,out_r;

wire [1:0]fpu_op;
wire [31:0]opa,opb,out;
wire [31:0]out_a,out_s,out_m,out_d;
/*
always @(clk)
begin
opa_r<=opa;
opb_r<=opb;
out_r<=out;           //入寄存器
fpu_op_r<=fpu_op;
end
*/

add a0(.opa(opa),.opb(opb),.out(out_a));
sub s0(.opa(opa),.opb(opb),.out(out_s));
mul m0(.opa(opa),.opb(opb),.out(out_m));
div d0(.opa(opa),.opb(opb),.out(out_d),.exp(exp));

assign out=(fpu_op==2'b00)?
		   out_a:((fpu_op==2'b01)?out_s:((fpu_op==2'b10)?out_m:out_d));
endmodule