stack.v

使用verilog作为CPU设计语言实现单数据通路五级流水线的CPU。具有32个通用寄存器、一个程序计数器PC、一个标志寄存器FLAG

module stack(stack_out,z5_out,stack_sel,clk,stack_en,clear);

input clk;
input stack_en,clear;
input [1:0]stack_sel;
input[31:0] z5_out;
output[31:0] stack_out;
not n(clk_n,clk);
wire[31:0] stack_t_out,stack_de4_out,stack_in;
Reg stack(stack_out,stack_in,clk,stack_en,clear);
Reg stack_t(stack_t_out,stack_out,clk_n,stack_en,clear);		//?stack_en
//module Reg(out,in,clock,Reg_en,reset);
//mux32x2_1 M(in,sum,FOUR_OUT,MP0);
mux32x4_1 M(stack_in,stack_t_out,stack_de4_out,z5_out,32'b1,stack_sel[1],stack_sel[0]);//stack_t_out : 00
																					//stack_de4_out: 01
																					//z5_out: 10
																					//1111,:11
AddSub st0(stack_de4_out,,,stack_out,4,1);
//module AddSub(AddSubY,CY,OV,AddSubA,AddSubB,AddSubOP);//addsubop: 为0为+，为1为-
endmodule