full_adder.v

来自「用VERILOG语言实现了全加器,可综合可仿真通过」· Verilog 代码 · 共 10 行

module  Full_Adder(X,Y,CIN,S,COUT);
input   X,Y;
input   CIN;
output  S;
output  COUT;

assign  S = X ^ Y ^ CIN;
assign  COUT = (X & Y) + ( X & CIN) + (Y & CIN);

endmodule