dds_project.hier_info

用VHDL书写的DDS程序 里面有详细的注解

|DDS
phaseword[0] => adder32:u3.n[0]
phaseword[1] => adder32:u3.n[1]
phaseword[2] => adder32:u3.n[2]
phaseword[3] => adder32:u3.n[3]
phaseword[4] => adder32:u3.n[4]
phaseword[5] => adder32:u3.n[5]
phaseword[6] => adder32:u3.n[6]
phaseword[7] => adder32:u3.n[7]
phaseword[8] => adder32:u3.n[8]
phaseword[9] => adder32:u3.n[9]
phaseword[10] => adder32:u3.n[10]
phaseword[11] => adder32:u3.n[11]
phaseword[12] => adder32:u3.n[12]
phaseword[13] => adder32:u3.n[13]
phaseword[14] => adder32:u3.n[14]
phaseword[15] => adder32:u3.n[15]
phaseword[16] => adder32:u3.n[16]
phaseword[17] => adder32:u3.n[17]
phaseword[18] => adder32:u3.n[18]
phaseword[19] => adder32:u3.n[19]
phaseword[20] => adder32:u3.n[20]
phaseword[21] => adder32:u3.n[21]
phaseword[22] => adder32:u3.n[22]
phaseword[23] => adder32:u3.n[23]
phaseword[24] => adder32:u3.n[24]
phaseword[25] => adder32:u3.n[25]
phaseword[26] => adder32:u3.n[26]
phaseword[27] => adder32:u3.n[27]
phaseword[28] => adder32:u3.n[28]
phaseword[29] => adder32:u3.n[29]
phaseword[30] => adder32:u3.n[30]
phaseword[31] => adder32:u3.n[31]
freword[0] => sum32:u1.k[0]
freword[1] => sum32:u1.k[1]
freword[2] => sum32:u1.k[2]
freword[3] => sum32:u1.k[3]
freword[4] => sum32:u1.k[4]
freword[5] => sum32:u1.k[5]
freword[6] => sum32:u1.k[6]
freword[7] => sum32:u1.k[7]
freword[8] => sum32:u1.k[8]
freword[9] => sum32:u1.k[9]
freword[10] => sum32:u1.k[10]
freword[11] => sum32:u1.k[11]
freword[12] => sum32:u1.k[12]
freword[13] => sum32:u1.k[13]
freword[14] => sum32:u1.k[14]
freword[15] => sum32:u1.k[15]
freword[16] => sum32:u1.k[16]
freword[17] => sum32:u1.k[17]
freword[18] => sum32:u1.k[18]
freword[19] => sum32:u1.k[19]
freword[20] => sum32:u1.k[20]
freword[21] => sum32:u1.k[21]
freword[22] => sum32:u1.k[22]
freword[23] => sum32:u1.k[23]
freword[24] => sum32:u1.k[24]
freword[25] => sum32:u1.k[25]
freword[26] => sum32:u1.k[26]
freword[27] => sum32:u1.k[27]
freword[28] => sum32:u1.k[28]
freword[29] => sum32:u1.k[29]
freword[30] => sum32:u1.k[30]
freword[31] => sum32:u1.k[31]
clk => romtab:u5.inclock
clk => reg2:u4.clk
clk => adder32:u3.clk
clk => reg1:u2.clk
clk => sum32:u1.clk
en => adder32:u3.en
en => sum32:u1.en
reset => sum32:u1.reset
da_data[0] <= romtab:u5.q[0]
da_data[1] <= romtab:u5.q[1]
da_data[2] <= romtab:u5.q[2]
da_data[3] <= romtab:u5.q[3]
da_data[4] <= romtab:u5.q[4]
da_data[5] <= romtab:u5.q[5]
da_data[6] <= romtab:u5.q[6]
da_data[7] <= romtab:u5.q[7]
da_data[8] <= romtab:u5.q[8]
da_data[9] <= romtab:u5.q[9]


|DDS|sum32:u1
k[0] => Add0.IN32
k[1] => Add0.IN31
k[2] => Add0.IN30
k[3] => Add0.IN29
k[4] => Add0.IN28
k[5] => Add0.IN27
k[6] => Add0.IN26
k[7] => Add0.IN25
k[8] => Add0.IN24
k[9] => Add0.IN23
k[10] => Add0.IN22
k[11] => Add0.IN21
k[12] => Add0.IN20
k[13] => Add0.IN19
k[14] => Add0.IN18
k[15] => Add0.IN17
k[16] => Add0.IN16
k[17] => Add0.IN15
k[18] => Add0.IN14
k[19] => Add0.IN13
k[20] => Add0.IN12
k[21] => Add0.IN11
k[22] => Add0.IN10
k[23] => Add0.IN9
k[24] => Add0.IN8
k[25] => Add0.IN7
k[26] => Add0.IN6
k[27] => Add0.IN5
k[28] => Add0.IN4
k[29] => Add0.IN3
k[30] => Add0.IN2
k[31] => Add0.IN1
clk => temp[31].CLK
clk => temp[30].CLK
clk => temp[29].CLK
clk => temp[28].CLK
clk => temp[27].CLK
clk => temp[26].CLK
clk => temp[25].CLK
clk => temp[24].CLK
clk => temp[23].CLK
clk => temp[22].CLK
clk => temp[21].CLK
clk => temp[20].CLK
clk => temp[19].CLK
clk => temp[18].CLK
clk => temp[17].CLK
clk => temp[16].CLK
clk => temp[15].CLK
clk => temp[14].CLK
clk => temp[13].CLK
clk => temp[12].CLK
clk => temp[11].CLK
clk => temp[10].CLK
clk => temp[9].CLK
clk => temp[8].CLK
clk => temp[7].CLK
clk => temp[6].CLK
clk => temp[5].CLK
clk => temp[4].CLK
clk => temp[3].CLK
clk => temp[2].CLK
clk => temp[1].CLK
clk => temp[0].CLK
en => temp[31].ENA
en => temp[30].ENA
en => temp[29].ENA
en => temp[28].ENA
en => temp[27].ENA
en => temp[26].ENA
en => temp[25].ENA
en => temp[24].ENA
en => temp[23].ENA
en => temp[22].ENA
en => temp[21].ENA
en => temp[20].ENA
en => temp[19].ENA
en => temp[18].ENA
en => temp[17].ENA
en => temp[16].ENA
en => temp[15].ENA
en => temp[14].ENA
en => temp[13].ENA
en => temp[12].ENA
en => temp[11].ENA
en => temp[10].ENA
en => temp[9].ENA
en => temp[8].ENA
en => temp[7].ENA
en => temp[6].ENA
en => temp[5].ENA
en => temp[4].ENA
en => temp[3].ENA
en => temp[2].ENA
en => temp[1].ENA
en => temp[0].ENA
reset => temp[31].ACLR
reset => temp[30].ACLR
reset => temp[29].ACLR
reset => temp[28].ACLR
reset => temp[27].ACLR
reset => temp[26].ACLR
reset => temp[25].ACLR
reset => temp[24].ACLR
reset => temp[23].ACLR
reset => temp[22].ACLR
reset => temp[21].ACLR
reset => temp[20].ACLR
reset => temp[19].ACLR
reset => temp[18].ACLR
reset => temp[17].ACLR
reset => temp[16].ACLR
reset => temp[15].ACLR
reset => temp[14].ACLR
reset => temp[13].ACLR
reset => temp[12].ACLR
reset => temp[11].ACLR
reset => temp[10].ACLR
reset => temp[9].ACLR
reset => temp[8].ACLR
reset => temp[7].ACLR
reset => temp[6].ACLR
reset => temp[5].ACLR
reset => temp[4].ACLR
reset => temp[3].ACLR
reset => temp[2].ACLR
reset => temp[1].ACLR
reset => temp[0].ACLR
out1[0] <= temp[0].DB_MAX_OUTPUT_PORT_TYPE
out1[1] <= temp[1].DB_MAX_OUTPUT_PORT_TYPE
out1[2] <= temp[2].DB_MAX_OUTPUT_PORT_TYPE
out1[3] <= temp[3].DB_MAX_OUTPUT_PORT_TYPE
out1[4] <= temp[4].DB_MAX_OUTPUT_PORT_TYPE
out1[5] <= temp[5].DB_MAX_OUTPUT_PORT_TYPE
out1[6] <= temp[6].DB_MAX_OUTPUT_PORT_TYPE
out1[7] <= temp[7].DB_MAX_OUTPUT_PORT_TYPE
out1[8] <= temp[8].DB_MAX_OUTPUT_PORT_TYPE
out1[9] <= temp[9].DB_MAX_OUTPUT_PORT_TYPE
out1[10] <= temp[10].DB_MAX_OUTPUT_PORT_TYPE
out1[11] <= temp[11].DB_MAX_OUTPUT_PORT_TYPE
out1[12] <= temp[12].DB_MAX_OUTPUT_PORT_TYPE
out1[13] <= temp[13].DB_MAX_OUTPUT_PORT_TYPE
out1[14] <= temp[14].DB_MAX_OUTPUT_PORT_TYPE
out1[15] <= temp[15].DB_MAX_OUTPUT_PORT_TYPE
out1[16] <= temp[16].DB_MAX_OUTPUT_PORT_TYPE
out1[17] <= temp[17].DB_MAX_OUTPUT_PORT_TYPE
out1[18] <= temp[18].DB_MAX_OUTPUT_PORT_TYPE
out1[19] <= temp[19].DB_MAX_OUTPUT_PORT_TYPE
out1[20] <= temp[20].DB_MAX_OUTPUT_PORT_TYPE
out1[21] <= temp[21].DB_MAX_OUTPUT_PORT_TYPE
out1[22] <= temp[22].DB_MAX_OUTPUT_PORT_TYPE
out1[23] <= temp[23].DB_MAX_OUTPUT_PORT_TYPE
out1[24] <= temp[24].DB_MAX_OUTPUT_PORT_TYPE
out1[25] <= temp[25].DB_MAX_OUTPUT_PORT_TYPE
out1[26] <= temp[26].DB_MAX_OUTPUT_PORT_TYPE
out1[27] <= temp[27].DB_MAX_OUTPUT_PORT_TYPE
out1[28] <= temp[28].DB_MAX_OUTPUT_PORT_TYPE
out1[29] <= temp[29].DB_MAX_OUTPUT_PORT_TYPE
out1[30] <= temp[30].DB_MAX_OUTPUT_PORT_TYPE
out1[31] <= temp[31].DB_MAX_OUTPUT_PORT_TYPE


|DDS|reg1:u2
d[0] => q[0]~reg0.DATAIN
d[1] => q[1]~reg0.DATAIN
d[2] => q[2]~reg0.DATAIN
d[3] => q[3]~reg0.DATAIN
d[4] => q[4]~reg0.DATAIN
d[5] => q[5]~reg0.DATAIN
d[6] => q[6]~reg0.DATAIN
d[7] => q[7]~reg0.DATAIN
d[8] => q[8]~reg0.DATAIN
d[9] => q[9]~reg0.DATAIN
d[10] => q[10]~reg0.DATAIN
d[11] => q[11]~reg0.DATAIN
d[12] => q[12]~reg0.DATAIN
d[13] => q[13]~reg0.DATAIN
d[14] => q[14]~reg0.DATAIN
d[15] => q[15]~reg0.DATAIN
d[16] => q[16]~reg0.DATAIN
d[17] => q[17]~reg0.DATAIN
d[18] => q[18]~reg0.DATAIN
d[19] => q[19]~reg0.DATAIN
d[20] => q[20]~reg0.DATAIN
d[21] => q[21]~reg0.DATAIN
d[22] => q[22]~reg0.DATAIN
d[23] => q[23]~reg0.DATAIN
d[24] => q[24]~reg0.DATAIN
d[25] => q[25]~reg0.DATAIN
d[26] => q[26]~reg0.DATAIN
d[27] => q[27]~reg0.DATAIN
d[28] => q[28]~reg0.DATAIN
d[29] => q[29]~reg0.DATAIN
d[30] => q[30]~reg0.DATAIN
d[31] => q[31]~reg0.DATAIN
clk => q[31]~reg0.CLK
clk => q[30]~reg0.CLK
clk => q[29]~reg0.CLK
clk => q[28]~reg0.CLK
clk => q[27]~reg0.CLK
clk => q[26]~reg0.CLK
clk => q[25]~reg0.CLK
clk => q[24]~reg0.CLK
clk => q[23]~reg0.CLK
clk => q[22]~reg0.CLK
clk => q[21]~reg0.CLK
clk => q[20]~reg0.CLK
clk => q[19]~reg0.CLK
clk => q[18]~reg0.CLK
clk => q[17]~reg0.CLK
clk => q[16]~reg0.CLK
clk => q[15]~reg0.CLK
clk => q[14]~reg0.CLK
clk => q[13]~reg0.CLK
clk => q[12]~reg0.CLK
clk => q[11]~reg0.CLK
clk => q[10]~reg0.CLK
clk => q[9]~reg0.CLK
clk => q[8]~reg0.CLK
clk => q[7]~reg0.CLK
clk => q[6]~reg0.CLK
clk => q[5]~reg0.CLK
clk => q[4]~reg0.CLK
clk => q[3]~reg0.CLK
clk => q[2]~reg0.CLK
clk => q[1]~reg0.CLK
clk => q[0]~reg0.CLK
q[0] <= q[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[1] <= q[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[2] <= q[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[3] <= q[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[4] <= q[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[5] <= q[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[6] <= q[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[7] <= q[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[8] <= q[8]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[9] <= q[9]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[10] <= q[10]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[11] <= q[11]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[12] <= q[12]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[13] <= q[13]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[14] <= q[14]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[15] <= q[15]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[16] <= q[16]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[17] <= q[17]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[18] <= q[18]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[19] <= q[19]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[20] <= q[20]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[21] <= q[21]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[22] <= q[22]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[23] <= q[23]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[24] <= q[24]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[25] <= q[25]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[26] <= q[26]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[27] <= q[27]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[28] <= q[28]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[29] <= q[29]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[30] <= q[30]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q[31] <= q[31]~reg0.DB_MAX_OUTPUT_PORT_TYPE


|DDS|adder32:u3
n[0] => Add0.IN32
n[1] => Add0.IN31
n[2] => Add0.IN30
n[3] => Add0.IN29
n[4] => Add0.IN28
n[5] => Add0.IN27
n[6] => Add0.IN26
n[7] => Add0.IN25
n[8] => Add0.IN24
n[9] => Add0.IN23
n[10] => Add0.IN22
n[11] => Add0.IN21
n[12] => Add0.IN20
n[13] => Add0.IN19
n[14] => Add0.IN18
n[15] => Add0.IN17
n[16] => Add0.IN16
n[17] => Add0.IN15
n[18] => Add0.IN14
n[19] => Add0.IN13
n[20] => Add0.IN12
n[21] => Add0.IN11
n[22] => Add0.IN10
n[23] => Add0.IN9
n[24] => Add0.IN8
n[25] => Add0.IN7
n[26] => Add0.IN6
n[27] => Add0.IN5
n[28] => Add0.IN4
n[29] => Add0.IN3
n[30] => Add0.IN2
n[31] => Add0.IN1
a[0] => Add0.IN64
a[1] => Add0.IN63
a[2] => Add0.IN62
a[3] => Add0.IN61
a[4] => Add0.IN60
a[5] => Add0.IN59
a[6] => Add0.IN58
a[7] => Add0.IN57
a[8] => Add0.IN56
a[9] => Add0.IN55
a[10] => Add0.IN54
a[11] => Add0.IN53
a[12] => Add0.IN52
a[13] => Add0.IN51
a[14] => Add0.IN50
a[15] => Add0.IN49
a[16] => Add0.IN48
a[17] => Add0.IN47
a[18] => Add0.IN46
a[19] => Add0.IN45
a[20] => Add0.IN44
a[21] => Add0.IN43
a[22] => Add0.IN42
a[23] => Add0.IN41
a[24] => Add0.IN40
a[25] => Add0.IN39
a[26] => Add0.IN38
a[27] => Add0.IN37
a[28] => Add0.IN36
a[29] => Add0.IN35
a[30] => Add0.IN34
a[31] => Add0.IN33
clk => b[31].CLK
clk => b[30].CLK
clk => b[29].CLK
clk => b[28].CLK
clk => b[27].CLK
clk => b[26].CLK
clk => b[25].CLK
clk => b[24].CLK
clk => b[23].CLK
clk => b[22].CLK
clk => b[21].CLK
clk => b[20].CLK
clk => b[19].CLK
clk => b[18].CLK
clk => b[17].CLK
clk => b[16].CLK
clk => b[15].CLK
clk => b[14].CLK
clk => b[13].CLK
clk => b[12].CLK
clk => b[11].CLK
clk => b[10].CLK
clk => b[9].CLK
clk => b[8].CLK