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📄 vga_colour_bar.fit.rpt

📁 用verilog hdl实现的VGA显示彩条信号
💻 RPT
📖 第 1 页 / 共 5 页
字号:
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The pin-out file can be found in E:/VGA_1024×768×85_彩条信号/vga_colour_bar.pin.


+----------------------------------------------------------------------+
; Fitter Resource Usage Summary                                        ;
+----------------------------------------------+-----------------------+
; Resource                                     ; Usage                 ;
+----------------------------------------------+-----------------------+
; ALUTs Used                                   ; 49 / 12,480 ( < 1 % ) ;
; Dedicated logic registers                    ; 26 / 12,480 ( < 1 % ) ;
;                                              ;                       ;
; ALUTs Unavailable                            ; 2                     ;
;     -- Due to unpartnered 7 input function   ; 0                     ;
;     -- Due to unpartnered 6 input function   ; 2                     ;
;                                              ;                       ;
; Combinational ALUT usage by number of inputs ;                       ;
;     -- 7 input functions                     ; 0                     ;
;     -- 6 input functions                     ; 3                     ;
;     -- 5 input functions                     ; 6                     ;
;     -- 4 input functions                     ; 10                    ;
;     -- <=3 input functions                   ; 30                    ;
;                                              ;                       ;
; Combinational ALUTs by mode                  ;                       ;
;     -- normal mode                           ; 27                    ;
;     -- extended LUT mode                     ; 0                     ;
;     -- arithmetic mode                       ; 22                    ;
;     -- shared arithmetic mode                ; 0                     ;
;                                              ;                       ;
; Logic utilization                            ; 51 / 12,480 ( < 1 % ) ;
;     -- ALUT/register pairs used              ; 49                    ;
;         -- Combinational with no register    ; 23                    ;
;         -- Register only                     ; 0                     ;
;         -- Combinational with a register     ; 26                    ;
;     -- ALUT/register pairs unavailable       ; 2                     ;
;                                              ;                       ;
; Total registers*                             ; 26 / 14,410 ( < 1 % ) ;
;     -- Dedicated logic registers             ; 26 / 12,480 ( < 1 % ) ;
;     -- I/O registers                         ; 0 / 1,930 ( 0 % )     ;
;                                              ;                       ;
; ALMs:  partially or completely used          ; 27 / 6,240 ( < 1 % )  ;
;                                              ;                       ;
; Total LABs:  partially or completely used    ; 4 / 780 ( < 1 % )     ;
;                                              ;                       ;
; User inserted logic elements                 ; 0                     ;
; Virtual pins                                 ; 0                     ;
; I/O pins                                     ; 61 / 343 ( 18 % )     ;
;     -- Clock pins                            ; 9 / 16 ( 56 % )       ;
; Global signals                               ; 3                     ;
; M512s                                        ; 0 / 104 ( 0 % )       ;
; M4Ks                                         ; 0 / 78 ( 0 % )        ;
; Total block memory bits                      ; 0 / 419,328 ( 0 % )   ;
; Total block memory implementation bits       ; 0 / 419,328 ( 0 % )   ;
; DSP block 9-bit elements                     ; 0 / 96 ( 0 % )        ;
; PLLs                                         ; 0 / 6 ( 0 % )         ;
; Global clocks                                ; 3 / 16 ( 19 % )       ;
; Regional clocks                              ; 0 / 32 ( 0 % )        ;
; SERDES transmitters                          ; 0 / 38 ( 0 % )        ;
; SERDES receivers                             ; 0 / 42 ( 0 % )        ;
; Average interconnect usage                   ; 0%                    ;
; Peak interconnect usage                      ; 0%                    ;
; Maximum fan-out node                         ; rst~clkctrl           ;
; Maximum fan-out                              ; 26                    ;
; Highest non-global fan-out signal            ; Equal3~83             ;
; Highest non-global fan-out                   ; 13                    ;
; Total fan-out                                ; 308                   ;
; Average fan-out                              ; 2.20                  ;
+----------------------------------------------+-----------------------+
*  Register count does not include registers inside block RAM or DSP blocks.



+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                   ;
+--------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name   ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+--------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; clk    ; N20   ; 1        ; 0            ; 10           ; 1           ; 1                     ; 0                  ; yes    ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; enmode ; C13   ; 3        ; 18           ; 27           ; 1           ; 2                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
; rst    ; M21   ; 2        ; 0            ; 16           ; 2           ; 1                     ; 0                  ; yes    ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; Fitter               ;
+--------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins                                                                                                                                                                                                                                                                                 ;
+------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
; Name       ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load ;
+------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
; B[0]       ; C12   ; 4        ; 22           ; 27           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; B[1]       ; J3    ; 5        ; 40           ; 19           ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 12mA             ; Off         ; Fitter               ; 0 pF ;
; B[2]       ; K6    ; 5        ; 40           ; 19           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 12mA             ; Off         ; Fitter               ; 0 pF ;
; B[3]       ; H5    ; 5        ; 40           ; 21           ; 1           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 12mA             ; Off         ; Fitter               ; 0 pF ;
; B[4]       ; A10   ; 9        ; 25           ; 27           ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; B[5]       ; J2    ; 5        ; 40           ; 19           ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 12mA             ; Off         ; Fitter               ; 0 pF ;
; B[6]       ; B12   ; 4        ; 22           ; 27           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; B[7]       ; F5    ; 5        ; 40           ; 25           ; 2           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 12mA             ; Off         ; Fitter               ; 0 pF ;
; Cblank     ; G2    ; 5        ; 40           ; 21           ; 3           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 12mA             ; Off         ; Fitter               ; 0 pF ;
; G[0]       ; B8    ; 4        ; 26           ; 27           ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; Fitter               ; 0 pF ;
; G[1]       ; D1    ; 5        ; 40           ; 25           ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 12mA             ; Off         ; Fitter               ; 0 pF ;

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