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Timing Analyzer report for testlist
Sun May 18 10:09:09 2008
Version 6.0 Build 178 04/27/2006 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
2. Timing Analyzer Summary
3. Timing Analyzer Settings
4. tpd
5. Timing Analyzer Messages
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; Legal Notice ;
----------------
Copyright (C) 1991-2006 Altera Corporation
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and other software and tools, and its AMPP partner logic
functions, and any output files any of the foregoing
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programming logic devices manufactured by Altera and sold by
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+---------------------------------------------------------------------------------------------------------------------------------+
; Timing Analyzer Summary ;
+------------------------------+-------+---------------+-------------+---------+-----------+------------+----------+--------------+
; Type ; Slack ; Required Time ; Actual Time ; From ; To ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+-------+---------------+-------------+---------+-----------+------------+----------+--------------+
; Worst-case tpd ; N/A ; None ; 24.200 ns ; list[1] ; result[5] ; -- ; -- ; 0 ;
; Total number of failed paths ; ; ; ; ; ; ; ; 0 ;
+------------------------------+-------+---------------+-------------+---------+-----------+------------+----------+--------------+
+------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Option ; Setting ; From ; To ; Entity Name ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Device Name ; EP1K30TC144-3 ; ; ; ;
; Timing Models ; Final ; ; ; ;
; Number of source nodes to report per destination node ; 10 ; ; ; ;
; Number of destination nodes to report ; 10 ; ; ; ;
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Default hold multicycle ; Same As Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; On ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
; Use TimeQuest Timing Analyzer ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+-------------------------------------------------------------------+
; tpd ;
+-------+-------------------+-----------------+---------+-----------+
; Slack ; Required P2P Time ; Actual P2P Time ; From ; To ;
+-------+-------------------+-----------------+---------+-----------+
; N/A ; None ; 24.200 ns ; list[1] ; result[8] ;
; N/A ; None ; 24.200 ns ; list[1] ; result[7] ;
; N/A ; None ; 24.200 ns ; list[1] ; result[5] ;
; N/A ; None ; 24.100 ns ; list[3] ; result[8] ;
; N/A ; None ; 24.100 ns ; list[3] ; result[7] ;
; N/A ; None ; 24.100 ns ; list[3] ; result[5] ;
; N/A ; None ; 24.100 ns ; list[1] ; result[4] ;
; N/A ; None ; 24.000 ns ; list[2] ; result[8] ;
; N/A ; None ; 24.000 ns ; list[2] ; result[7] ;
; N/A ; None ; 24.000 ns ; list[2] ; result[5] ;
; N/A ; None ; 24.000 ns ; list[3] ; result[4] ;
; N/A ; None ; 23.900 ns ; list[2] ; result[4] ;
; N/A ; None ; 23.200 ns ; list[1] ; result[6] ;
; N/A ; None ; 23.100 ns ; list[3] ; result[6] ;
; N/A ; None ; 23.000 ns ; list[2] ; result[6] ;
; N/A ; None ; 22.100 ns ; list[4] ; result[8] ;
; N/A ; None ; 22.100 ns ; list[4] ; result[7] ;
; N/A ; None ; 22.100 ns ; list[4] ; result[5] ;
; N/A ; None ; 22.000 ns ; list[4] ; result[4] ;
; N/A ; None ; 21.200 ns ; list[1] ; result[2] ;
; N/A ; None ; 21.100 ns ; list[4] ; result[6] ;
; N/A ; None ; 21.100 ns ; list[2] ; result[2] ;
; N/A ; None ; 21.000 ns ; list[8] ; result[2] ;
; N/A ; None ; 21.000 ns ; list[3] ; result[2] ;
; N/A ; None ; 20.100 ns ; list[1] ; result[3] ;
; N/A ; None ; 20.000 ns ; list[3] ; result[3] ;
; N/A ; None ; 20.000 ns ; list[8] ; result[1] ;
; N/A ; None ; 19.900 ns ; list[2] ; result[3] ;
; N/A ; None ; 19.900 ns ; list[2] ; result[1] ;
; N/A ; None ; 19.800 ns ; list[5] ; result[8] ;
; N/A ; None ; 19.800 ns ; list[5] ; result[7] ;
; N/A ; None ; 19.800 ns ; list[5] ; result[5] ;
; N/A ; None ; 19.700 ns ; list[5] ; result[4] ;
; N/A ; None ; 19.700 ns ; list[7] ; result[3] ;
; N/A ; None ; 19.700 ns ; list[8] ; result[3] ;
; N/A ; None ; 19.700 ns ; list[7] ; result[1] ;
; N/A ; None ; 19.600 ns ; list[6] ; result[8] ;
; N/A ; None ; 19.600 ns ; list[6] ; result[7] ;
; N/A ; None ; 19.600 ns ; list[6] ; result[5] ;
; N/A ; None ; 19.500 ns ; list[6] ; result[4] ;
; N/A ; None ; 19.400 ns ; list[5] ; result[3] ;
; N/A ; None ; 19.400 ns ; list[5] ; result[1] ;
; N/A ; None ; 19.300 ns ; list[5] ; result[2] ;
; N/A ; None ; 19.100 ns ; list[4] ; result[2] ;
; N/A ; None ; 18.800 ns ; list[5] ; result[6] ;
; N/A ; None ; 18.600 ns ; list[6] ; result[6] ;
; N/A ; None ; 18.200 ns ; list[8] ; result[6] ;
; N/A ; None ; 18.200 ns ; list[6] ; result[1] ;
; N/A ; None ; 18.100 ns ; list[8] ; result[7] ;
; N/A ; None ; 18.100 ns ; list[1] ; result[1] ;
; N/A ; None ; 18.000 ns ; list[8] ; result[8] ;
; N/A ; None ; 18.000 ns ; list[4] ; result[1] ;
; N/A ; None ; 17.900 ns ; list[3] ; result[1] ;
; N/A ; None ; 17.800 ns ; list[8] ; result[5] ;
; N/A ; None ; 17.800 ns ; list[8] ; result[4] ;
; N/A ; None ; 16.800 ns ; list[7] ; result[2] ;
; N/A ; None ; 16.700 ns ; list[7] ; result[6] ;
; N/A ; None ; 16.500 ns ; list[6] ; result[2] ;
; N/A ; None ; 16.400 ns ; list[7] ; result[4] ;
; N/A ; None ; 16.300 ns ; list[7] ; result[7] ;
; N/A ; None ; 16.300 ns ; list[6] ; result[3] ;
; N/A ; None ; 16.200 ns ; list[7] ; result[8] ;
; N/A ; None ; 16.100 ns ; list[4] ; result[3] ;
; N/A ; None ; 15.800 ns ; list[7] ; result[5] ;
+-------+-------------------+-----------------+---------+-----------+
+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Timing Analyzer
Info: Version 6.0 Build 178 04/27/2006 SJ Full Version
Info: Processing started: Sun May 18 10:09:09 2008
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off testlist -c testlist
Info: Started post-fitting delay annotation
Info: Delay annotation completed successfully
Info: Longest tpd from source pin "list[1]" to destination pin "result[8]" is 24.200 ns
Info: 1: + IC(0.000 ns) + CELL(4.900 ns) = 4.900 ns; Loc. = PIN_8; Fanout = 5; PIN Node = 'list[1]'
Info: 2: + IC(3.300 ns) + CELL(1.700 ns) = 9.900 ns; Loc. = LC1_C27; Fanout = 1; COMB Node = 'WideOr1~187'
Info: 3: + IC(1.300 ns) + CELL(1.600 ns) = 12.800 ns; Loc. = LC1_C21; Fanout = 5; COMB Node = 'WideOr1~188'
Info: 4: + IC(1.400 ns) + CELL(1.600 ns) = 15.800 ns; Loc. = LC7_C29; Fanout = 1; COMB Node = 'WideOr0~144'
Info: 5: + IC(2.100 ns) + CELL(6.300 ns) = 24.200 ns; Loc. = PIN_29; Fanout = 0; PIN Node = 'result[8]'
Info: Total cell delay = 16.100 ns ( 66.53 % )
Info: Total interconnect delay = 8.100 ns ( 33.47 % )
Info: Quartus II Timing Analyzer was successful. 0 errors, 0 warnings
Info: Processing ended: Sun May 18 10:09:09 2008
Info: Elapsed time: 00:00:01
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