📄 alu3.tan.rpt
字号:
; N/A ; None ; 10.600 ns ; data2[1] ; out[1]~reg0 ; clk ;
+-------+--------------+------------+-----------+-------------+----------+
+-----------------------------------------------------------------------+
; tco ;
+-------+--------------+------------+-------------+--------+------------+
; Slack ; Required tco ; Actual tco ; From ; To ; From Clock ;
+-------+--------------+------------+-------------+--------+------------+
; N/A ; None ; 13.900 ns ; out[4]~reg0 ; out[4] ; clk ;
; N/A ; None ; 13.900 ns ; out[2]~reg0 ; out[2] ; clk ;
; N/A ; None ; 13.200 ns ; out[5]~reg0 ; out[5] ; clk ;
; N/A ; None ; 13.100 ns ; out[7]~reg0 ; out[7] ; clk ;
; N/A ; None ; 13.100 ns ; out[6]~reg0 ; out[6] ; clk ;
; N/A ; None ; 13.100 ns ; out[0]~reg0 ; out[0] ; clk ;
; N/A ; None ; 12.600 ns ; out[3]~reg0 ; out[3] ; clk ;
; N/A ; None ; 12.400 ns ; out[1]~reg0 ; out[1] ; clk ;
+-------+--------------+------------+-------------+--------+------------+
+-------------------------------------------------------------------------------+
; th ;
+---------------+-------------+------------+-----------+-------------+----------+
; Minimum Slack ; Required th ; Actual th ; From ; To ; To Clock ;
+---------------+-------------+------------+-----------+-------------+----------+
; N/A ; None ; -2.700 ns ; data1[0] ; out[0]~reg0 ; clk ;
; N/A ; None ; -2.700 ns ; data2[0] ; out[0]~reg0 ; clk ;
; N/A ; None ; -2.900 ns ; data2[1] ; out[1]~reg0 ; clk ;
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; N/A ; None ; -6.700 ns ; opcode[1] ; out[2]~reg0 ; clk ;
; N/A ; None ; -6.700 ns ; opcode[1] ; out[5]~reg0 ; clk ;
; N/A ; None ; -6.800 ns ; data2[1] ; out[4]~reg0 ; clk ;
; N/A ; None ; -6.800 ns ; data2[1] ; out[5]~reg0 ; clk ;
; N/A ; None ; -7.100 ns ; data2[1] ; out[6]~reg0 ; clk ;
; N/A ; None ; -7.200 ns ; data1[0] ; out[4]~reg0 ; clk ;
; N/A ; None ; -7.200 ns ; data1[0] ; out[5]~reg0 ; clk ;
; N/A ; None ; -7.200 ns ; data2[0] ; out[4]~reg0 ; clk ;
; N/A ; None ; -7.200 ns ; data2[0] ; out[5]~reg0 ; clk ;
; N/A ; None ; -7.300 ns ; data2[1] ; out[7]~reg0 ; clk ;
; N/A ; None ; -7.300 ns ; opcode[2] ; out[0]~reg0 ; clk ;
; N/A ; None ; -7.500 ns ; data2[2] ; out[3]~reg0 ; clk ;
; N/A ; None ; -7.500 ns ; data1[0] ; out[6]~reg0 ; clk ;
; N/A ; None ; -7.500 ns ; data2[0] ; out[6]~reg0 ; clk ;
; N/A ; None ; -7.600 ns ; data2[5] ; out[6]~reg0 ; clk ;
; N/A ; None ; -7.700 ns ; data1[0] ; out[7]~reg0 ; clk ;
; N/A ; None ; -7.700 ns ; data2[0] ; out[7]~reg0 ; clk ;
; N/A ; None ; -7.800 ns ; data2[5] ; out[7]~reg0 ; clk ;
; N/A ; None ; -7.800 ns ; opcode[2] ; out[7]~reg0 ; clk ;
; N/A ; None ; -8.100 ns ; opcode[2] ; out[1]~reg0 ; clk ;
; N/A ; None ; -8.100 ns ; opcode[2] ; out[3]~reg0 ; clk ;
; N/A ; None ; -8.100 ns ; opcode[2] ; out[4]~reg0 ; clk ;
; N/A ; None ; -8.100 ns ; opcode[2] ; out[6]~reg0 ; clk ;
; N/A ; None ; -8.200 ns ; data2[2] ; out[4]~reg0 ; clk ;
; N/A ; None ; -8.200 ns ; data2[2] ; out[5]~reg0 ; clk ;
; N/A ; None ; -8.200 ns ; opcode[2] ; out[2]~reg0 ; clk ;
; N/A ; None ; -8.200 ns ; opcode[2] ; out[5]~reg0 ; clk ;
; N/A ; None ; -8.300 ns ; data1[4] ; out[5]~reg0 ; clk ;
; N/A ; None ; -8.400 ns ; data2[4] ; out[5]~reg0 ; clk ;
; N/A ; None ; -8.400 ns ; data1[2] ; out[3]~reg0 ; clk ;
; N/A ; None ; -8.500 ns ; data1[6] ; out[7]~reg0 ; clk ;
; N/A ; None ; -8.500 ns ; data2[2] ; out[6]~reg0 ; clk ;
; N/A ; None ; -8.600 ns ; data2[6] ; out[7]~reg0 ; clk ;
; N/A ; None ; -8.600 ns ; data1[5] ; out[6]~reg0 ; clk ;
; N/A ; None ; -8.600 ns ; data1[4] ; out[6]~reg0 ; clk ;
; N/A ; None ; -8.700 ns ; data2[4] ; out[6]~reg0 ; clk ;
; N/A ; None ; -8.700 ns ; data1[3] ; out[4]~reg0 ; clk ;
; N/A ; None ; -8.700 ns ; data2[3] ; out[4]~reg0 ; clk ;
; N/A ; None ; -8.700 ns ; data2[2] ; out[7]~reg0 ; clk ;
; N/A ; None ; -8.800 ns ; data1[5] ; out[7]~reg0 ; clk ;
; N/A ; None ; -8.800 ns ; data1[4] ; out[7]~reg0 ; clk ;
; N/A ; None ; -8.800 ns ; data1[1] ; out[2]~reg0 ; clk ;
; N/A ; None ; -8.800 ns ; data1[1] ; out[3]~reg0 ; clk ;
; N/A ; None ; -8.900 ns ; data2[4] ; out[7]~reg0 ; clk ;
; N/A ; None ; -8.900 ns ; data1[3] ; out[5]~reg0 ; clk ;
; N/A ; None ; -8.900 ns ; data2[3] ; out[5]~reg0 ; clk ;
; N/A ; None ; -9.100 ns ; data1[2] ; out[4]~reg0 ; clk ;
; N/A ; None ; -9.100 ns ; data1[2] ; out[5]~reg0 ; clk ;
; N/A ; None ; -9.200 ns ; data1[3] ; out[6]~reg0 ; clk ;
; N/A ; None ; -9.200 ns ; data2[3] ; out[6]~reg0 ; clk ;
; N/A ; None ; -9.400 ns ; data1[3] ; out[7]~reg0 ; clk ;
; N/A ; None ; -9.400 ns ; data2[3] ; out[7]~reg0 ; clk ;
; N/A ; None ; -9.400 ns ; data1[2] ; out[6]~reg0 ; clk ;
; N/A ; None ; -9.400 ns ; data1[1] ; out[4]~reg0 ; clk ;
; N/A ; None ; -9.500 ns ; data1[1] ; out[5]~reg0 ; clk ;
; N/A ; None ; -9.600 ns ; data1[2] ; out[7]~reg0 ; clk ;
; N/A ; None ; -9.800 ns ; data1[1] ; out[6]~reg0 ; clk ;
; N/A ; None ; -10.000 ns ; data1[1] ; out[7]~reg0 ; clk ;
+---------------+-------------+------------+-----------+-------------+----------+
+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Timing Analyzer
Info: Version 6.0 Build 178 04/27/2006 SJ Full Version
Info: Processing started: Sun May 27 15:22:53 2007
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off alu3 -c alu3
Info: Started post-fitting delay annotation
Info: Delay annotation completed successfully
Warning: Found pins functioning as undefined clocks and/or memory enables
Info: Assuming node "clk" is an undefined clock
Info: No valid register-to-register data paths exist for clock "clk"
Info: tsu for register "out[2]~reg0" (data pin = "opcode[2]", clock pin = "clk") is 16.100 ns
Info: + Longest pin to register delay is 18.900 ns
Info: 1: + IC(0.000 ns) + CELL(3.500 ns) = 3.500 ns; Loc. = PIN_95; Fanout = 4; PIN Node = 'opcode[2]'
Info: 2: + IC(2.900 ns) + CELL(2.300 ns) = 8.700 ns; Loc. = LC2_A22; Fanout = 8; COMB Node = 'Selector7~314'
Info: 3: + IC(2.800 ns) + CELL(2.300 ns) = 13.800 ns; Loc. = LC5_A13; Fanout = 1; COMB Node = 'Selector5~235'
Info: 4: + IC(0.600 ns) + CELL(1.200 ns) = 15.600 ns; Loc. = LC7_A13; Fanout = 1; COMB Node = 'Selector5~242'
Info: 5: + IC(0.000 ns) + CELL(1.500 ns) = 17.100 ns; Loc. = LC8_A13; Fanout = 1; COMB Node = 'Selector5~238'
Info: 6: + IC(0.600 ns) + CELL(1.200 ns) = 18.900 ns; Loc. = LC1_A13; Fanout = 1; REG Node = 'out[2]~reg0'
Info: Total cell delay = 12.000 ns ( 63.49 % )
Info: Total interconnect delay = 6.900 ns ( 36.51 % )
Info: + Micro setup delay of destination is 2.500 ns
Info: - Shortest clock path from clock "clk" to destination register is 5.300 ns
Info: 1: + IC(0.000 ns) + CELL(2.800 ns) = 2.800 ns; Loc. = PIN_55; Fanout = 8; CLK Node = 'clk'
Info: 2: + IC(2.500 ns) + CELL(0.000 ns) = 5.300 ns; Loc. = LC1_A13; Fanout = 1; REG Node = 'out[2]~reg0'
Info: Total cell delay = 2.800 ns ( 52.83 % )
Info: Total interconnect delay = 2.500 ns ( 47.17 % )
Info: tco from clock "clk" to destination pin "out[4]" through register "out[4]~reg0" is 13.900 ns
Info: + Longest clock path from clock "clk" to source register is 5.300 ns
Info: 1: + IC(0.000 ns) + CELL(2.800 ns) = 2.800 ns; Loc. = PIN_55; Fanout = 8; CLK Node = 'clk'
Info: 2: + IC(2.500 ns) + CELL(0.000 ns) = 5.300 ns; Loc. = LC5_A16; Fanout = 1; REG Node = 'out[4]~reg0'
Info: Total cell delay = 2.800 ns ( 52.83 % )
Info: Total interconnect delay = 2.500 ns ( 47.17 % )
Info: + Micro clock to output delay of source is 1.100 ns
Info: + Longest register to pin delay is 7.500 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC5_A16; Fanout = 1; REG Node = 'out[4]~reg0'
Info: 2: + IC(2.400 ns) + CELL(5.100 ns) = 7.500 ns; Loc. = PIN_11; Fanout = 0; PIN Node = 'out[4]'
Info: Total cell delay = 5.100 ns ( 68.00 % )
Info: Total interconnect delay = 2.400 ns ( 32.00 % )
Info: th for register "out[0]~reg0" (data pin = "data1[0]", clock pin = "clk") is -2.700 ns
Info: + Longest clock path from clock "clk" to destination register is 5.300 ns
Info: 1: + IC(0.000 ns) + CELL(2.800 ns) = 2.800 ns; Loc. = PIN_55; Fanout = 8; CLK Node = 'clk'
Info: 2: + IC(2.500 ns) + CELL(0.000 ns) = 5.300 ns; Loc. = LC1_A21; Fanout = 1; REG Node = 'out[0]~reg0'
Info: Total cell delay = 2.800 ns ( 52.83 % )
Info: Total interconnect delay = 2.500 ns ( 47.17 % )
Info: + Micro hold delay of destination is 1.600 ns
Info: - Shortest pin to register delay is 9.600 ns
Info: 1: + IC(0.000 ns) + CELL(2.800 ns) = 2.800 ns; Loc. = PIN_124; Fanout = 6; PIN Node = 'data1[0]'
Info: 2: + IC(1.800 ns) + CELL(1.700 ns) = 6.300 ns; Loc. = LC5_A21; Fanout = 1; COMB Node = 'Selector7~326'
Info: 3: + IC(0.000 ns) + CELL(1.500 ns) = 7.800 ns; Loc. = LC6_A21; Fanout = 1; COMB Node = 'Selector7~320'
Info: 4: + IC(0.600 ns) + CELL(1.200 ns) = 9.600 ns; Loc. = LC1_A21; Fanout = 1; REG Node = 'out[0]~reg0'
Info: Total cell delay = 7.200 ns ( 75.00 % )
Info: Total interconnect delay = 2.400 ns ( 25.00 % )
Info: Quartus II Timing Analyzer was successful. 0 errors, 1 warning
Info: Processing ended: Sun May 27 15:22:54 2007
Info: Elapsed time: 00:00:02
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