add2.sim.rpt

两个4bit超前进位加法器实现8bit加法器

; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|_~18                            ; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|_~18                                 ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|_~19                            ; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|_~19                                 ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[4] ; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[4] ; sout             ;
; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[3] ; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[3]      ; cout             ;
; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[3] ; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[3] ; sout             ;
; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[2] ; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[2]      ; cout             ;
; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[2] ; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[2] ; sout             ;
; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[1] ; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[1]      ; cout             ;
; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[1] ; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[1] ; sout             ;
; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[0] ; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[0]      ; cout             ;
; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[0] ; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[0] ; sout             ;
+------------------------------------------------------------------------------+-----------------------------------------------------------------------------------+------------------+


The following table displays output ports that do not toggle to 1 during simulation.
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Missing 1-Value Coverage                                                                                                                                                       ;
+------------------------------------------------------------------------------+------------------------------------------------------------------------------+------------------+
; Node Name                                                                    ; Output Port Name                                                             ; Output Port Type ;
+------------------------------------------------------------------------------+------------------------------------------------------------------------------+------------------+
; |add2|a[7]                                                                   ; |add2|a[7]                                                                   ; out              ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|datab_node[0]~0                 ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|datab_node[0]~0                 ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|datab_node[0]                   ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|datab_node[0]                   ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~0                             ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~0                             ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~2                             ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~2                             ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~3                             ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~3                             ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|datab_node[4]~1                 ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|datab_node[4]~1                 ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|datab_node[4]                   ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|datab_node[4]                   ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|datab_node[3]                   ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|datab_node[3]                   ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|datab_node[2]                   ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|datab_node[2]                   ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|datab_node[1]                   ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|datab_node[1]                   ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~4                             ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~4                             ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~5                             ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~5                             ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~6                             ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~6                             ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~7                             ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~7                             ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~12                            ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~12                            ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~13                            ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~13                            ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~14                            ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~14                            ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~15                            ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~15                            ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~16                            ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~16                            ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~17                            ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~17                            ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~18                            ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~18                            ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~19                            ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~19                            ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[3] ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[3] ; cout             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[2] ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[2] ; cout             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[1] ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[1] ; cout             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[0] ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[0] ; cout             ;
; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|datab_node[0]~0                 ; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|datab_node[0]~0                 ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|_~2                             ; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|_~2                             ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|datab_node[4]~1                 ; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|datab_node[4]~1                 ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|datab_node[4]                   ; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|datab_node[4]                   ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[4]~1             ; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[4]~1             ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|_~4                             ; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|_~4                             ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|_~8                             ; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|_~8                             ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|_~12                            ; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|_~12                            ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|_~16                            ; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|_~16                            ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|datab_node[0]~0                 ; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|datab_node[0]~0                 ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|_~2                             ; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|_~2                             ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|datab_node[4]~1                 ; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|datab_node[4]~1                 ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|datab_node[4]                   ; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|datab_node[4]                   ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|datab_node[3]                   ; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|datab_node[3]                   ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|datab_node[2]                   ; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|datab_node[2]                   ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|datab_node[1]                   ; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|datab_node[1]                   ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|_~4                             ; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|_~4                             ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|_~5                             ; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|_~5                             ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|_~6                             ; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|_~6                             ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|_~7                             ; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|_~7                             ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|_~12                            ; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|_~12                            ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|_~16                            ; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|_~16                            ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|datab_node[0]~0                 ; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|datab_node[0]~0                 ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|_~2                             ; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|_~2                             ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|datab_node[4]~1                 ; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|datab_node[4]~1                 ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|datab_node[4]                   ; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|datab_node[4]                   ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|unreg_res_node[4]~1             ; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|unreg_res_node[4]~1             ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|_~4                             ; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|_~4                             ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|_~8                             ; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|_~8                             ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|_~9                             ; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|_~9                             ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|_~12                            ; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|_~12                            ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|_~16                            ; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|_~16                            ; out0             ;
+------------------------------------------------------------------------------+------------------------------------------------------------------------------+------------------+


The following table displays output ports that do not toggle to 0 during simulation.
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Missing 0-Value Coverage                                                                                                                                                       ;
+------------------------------------------------------------------------------+------------------------------------------------------------------------------+------------------+
; Node Name                                                                    ; Output Port Name                                                             ; Output Port Type ;
+------------------------------------------------------------------------------+------------------------------------------------------------------------------+------------------+
; |add2|b[7]                                                                   ; |add2|b[7]                                                                   ; out              ;