add2.sim.rpt

来自「两个4bit超前进位加法器实现8bit加法器」· RPT 代码 · 共 445 行 · 第 1/5 页

; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|datab_node[0]~0                 ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|datab_node[0]~0                 ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|datab_node[0]                   ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|datab_node[0]                   ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~0                             ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~0                             ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~2                             ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~2                             ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~3                             ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~3                             ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|datab_node[4]~1                 ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|datab_node[4]~1                 ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|datab_node[4]                   ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|datab_node[4]                   ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|datab_node[3]                   ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|datab_node[3]                   ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|datab_node[2]                   ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|datab_node[2]                   ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|datab_node[1]                   ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|datab_node[1]                   ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~4                             ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~4                             ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~5                             ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~5                             ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~6                             ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~6                             ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~7                             ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~7                             ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~12                            ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~12                            ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~13                            ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~13                            ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~14                            ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~14                            ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~15                            ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~15                            ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~16                            ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~16                            ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~17                            ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~17                            ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~18                            ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~18                            ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~19                            ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~19                            ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[3] ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[3] ; cout             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[2] ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[2] ; cout             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[1] ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[1] ; cout             ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[0] ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[0] ; cout             ;
; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|datab_node[0]~0                 ; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|datab_node[0]~0                 ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|_~2                             ; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|_~2                             ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|datab_node[4]~1                 ; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|datab_node[4]~1                 ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|datab_node[4]                   ; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|datab_node[4]                   ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[4]~1             ; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[4]~1             ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|_~4                             ; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|_~4                             ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|_~8                             ; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|_~8                             ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|_~12                            ; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|_~12                            ; out0             ;
; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|_~16                            ; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|_~16                            ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|datab_node[0]~0                 ; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|datab_node[0]~0                 ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|_~2                             ; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|_~2                             ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|datab_node[4]~1                 ; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|datab_node[4]~1                 ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|datab_node[4]                   ; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|datab_node[4]                   ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|datab_node[3]                   ; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|datab_node[3]                   ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|datab_node[2]                   ; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|datab_node[2]                   ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|datab_node[1]                   ; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|datab_node[1]                   ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|_~4                             ; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|_~4                             ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|_~5                             ; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|_~5                             ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|_~6                             ; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|_~6                             ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|_~7                             ; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|_~7                             ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|_~12                            ; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|_~12                            ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|_~16                            ; |add2|add1:a2|lpm_add_sub:Add1|addcore:adder|_~16                            ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|datab_node[0]~0                 ; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|datab_node[0]~0                 ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|_~2                             ; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|_~2                             ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|datab_node[4]~1                 ; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|datab_node[4]~1                 ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|datab_node[4]                   ; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|datab_node[4]                   ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|datab_node[3]                   ; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|datab_node[3]                   ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|unreg_res_node[4]~1             ; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|unreg_res_node[4]~1             ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|_~4                             ; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|_~4                             ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|_~8                             ; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|_~8                             ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|_~9                             ; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|_~9                             ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|_~12                            ; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|_~12                            ; out0             ;
; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|_~16                            ; |add2|add1:a2|lpm_add_sub:Add0|addcore:adder|_~16                            ; out0             ;
+------------------------------------------------------------------------------+------------------------------------------------------------------------------+------------------+


+---------------------+
; Simulator INI Usage ;
+--------+------------+
; Option ; Usage      ;
+--------+------------+


+--------------------+
; Simulator Messages ;
+--------------------+
Info: *******************************************************************
Info: Running Quartus II Simulator
    Info: Version 6.0 Build 178 04/27/2006 SJ Full Version
    Info: Processing started: Sun May 27 13:31:46 2007
Info: Command: quartus_sim --read_settings_files=on --write_settings_files=off add2 -c add2
Info: Option to preserve fewer signal transitions to reduce memory requirements is enabled
    Info: Simulation has been partitioned into sub-simulations according to the maximum transition count determined by the engine. Transitions from memory will be flushed out to disk at the end of each sub-simulation to reduce memory requirements.
Info: Simulation partitioned into 1 sub-simulations
Info: Simulation coverage is      73.36 %
Info: Number of transitions in simulation is 10188
Info: Vector file add2.sim.vwf is saved in VWF text format. You can compress it into CVWF format in order to reduce file size. For more details please refer to the Quartus II Help.
Info: Quartus II Simulator was successful. 0 errors, 0 warnings
    Info: Processing ended: Sun May 27 13:31:47 2007
    Info: Elapsed time: 00:00:01