📄 add2.sim.rpt
字号:
+--------------------------------------------------------------------+
; Coverage Summary ;
+-----------------------------------------------------+--------------+
; Type ; Value ;
+-----------------------------------------------------+--------------+
; Total coverage as a percentage ; 73.36 % ;
; Total nodes checked ; 213 ;
; Total output ports checked ; 229 ;
; Total output ports with complete 1/0-value coverage ; 168 ;
; Total output ports with no 1/0-value coverage ; 58 ;
; Total output ports with no 1-value coverage ; 59 ;
; Total output ports with no 0-value coverage ; 60 ;
+-----------------------------------------------------+--------------+
The following table displays output ports that toggle between 1 and 0 during simulation.
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Complete 1/0-Value Coverage ;
+------------------------------------------------------------------------------+-----------------------------------------------------------------------------------+------------------+
; Node Name ; Output Port Name ; Output Port Type ;
+------------------------------------------------------------------------------+-----------------------------------------------------------------------------------+------------------+
; |add2|a[0] ; |add2|a[0] ; out ;
; |add2|a[1] ; |add2|a[1] ; out ;
; |add2|a[2] ; |add2|a[2] ; out ;
; |add2|a[3] ; |add2|a[3] ; out ;
; |add2|a[4] ; |add2|a[4] ; out ;
; |add2|a[5] ; |add2|a[5] ; out ;
; |add2|a[6] ; |add2|a[6] ; out ;
; |add2|b[0] ; |add2|b[0] ; out ;
; |add2|b[1] ; |add2|b[1] ; out ;
; |add2|b[2] ; |add2|b[2] ; out ;
; |add2|b[3] ; |add2|b[3] ; out ;
; |add2|b[4] ; |add2|b[4] ; out ;
; |add2|b[5] ; |add2|b[5] ; out ;
; |add2|b[6] ; |add2|b[6] ; out ;
; |add2|s[0] ; |add2|s[0] ; pin_out ;
; |add2|s[1] ; |add2|s[1] ; pin_out ;
; |add2|s[2] ; |add2|s[2] ; pin_out ;
; |add2|s[3] ; |add2|s[3] ; pin_out ;
; |add2|s[4] ; |add2|s[4] ; pin_out ;
; |add2|s[5] ; |add2|s[5] ; pin_out ;
; |add2|s[6] ; |add2|s[6] ; pin_out ;
; |add2|s[7] ; |add2|s[7] ; pin_out ;
; |add2|co ; |add2|co ; pin_out ;
; |add2|add1:a1|lpm_add_sub:Add1|result_node[0] ; |add2|add1:a1|lpm_add_sub:Add1|result_node[0] ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add1|result_node[1] ; |add2|add1:a1|lpm_add_sub:Add1|result_node[1] ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add1|result_node[2] ; |add2|add1:a1|lpm_add_sub:Add1|result_node[2] ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add1|result_node[3] ; |add2|add1:a1|lpm_add_sub:Add1|result_node[3] ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add1|result_node[4] ; |add2|add1:a1|lpm_add_sub:Add1|result_node[4] ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|unreg_res_node[0]~0 ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|unreg_res_node[0]~0 ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|unreg_res_node[0] ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|unreg_res_node[0] ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~1 ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~1 ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|unreg_res_node[4]~1 ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|unreg_res_node[4]~1 ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|unreg_res_node[3]~2 ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|unreg_res_node[3]~2 ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|unreg_res_node[2]~3 ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|unreg_res_node[2]~3 ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|unreg_res_node[1]~4 ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|unreg_res_node[1]~4 ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|unreg_res_node[4] ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|unreg_res_node[4] ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|unreg_res_node[3] ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|unreg_res_node[3] ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|unreg_res_node[2] ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|unreg_res_node[2] ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|unreg_res_node[1] ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|unreg_res_node[1] ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~8 ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~8 ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~9 ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~9 ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~10 ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~10 ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~11 ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|_~11 ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[4] ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cs_buffer[4] ; sout ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[3] ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cs_buffer[3] ; sout ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[2] ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cs_buffer[2] ; sout ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[1] ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cs_buffer[1] ; sout ;
; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cout[0] ; |add2|add1:a1|lpm_add_sub:Add1|addcore:adder|a_csnbuffer:result_node|cs_buffer[0] ; sout ;
; |add2|add1:a1|lpm_add_sub:Add0|result_node[0] ; |add2|add1:a1|lpm_add_sub:Add0|result_node[0] ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add0|result_node[1] ; |add2|add1:a1|lpm_add_sub:Add0|result_node[1] ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add0|result_node[2] ; |add2|add1:a1|lpm_add_sub:Add0|result_node[2] ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add0|result_node[3] ; |add2|add1:a1|lpm_add_sub:Add0|result_node[3] ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add0|result_node[4] ; |add2|add1:a1|lpm_add_sub:Add0|result_node[4] ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|datab_node[0] ; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|datab_node[0] ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[0]~0 ; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[0]~0 ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[0] ; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[0] ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|_~0 ; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|_~0 ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|_~1 ; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|_~1 ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|_~3 ; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|_~3 ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|datab_node[3] ; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|datab_node[3] ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|datab_node[2] ; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|datab_node[2] ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|datab_node[1] ; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|datab_node[1] ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[3]~2 ; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[3]~2 ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[2]~3 ; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[2]~3 ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[1]~4 ; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[1]~4 ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[4] ; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[4] ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[3] ; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[3] ; out0 ;
; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[2] ; |add2|add1:a1|lpm_add_sub:Add0|addcore:adder|unreg_res_node[2] ; out0 ;
⌨️ 快捷键说明
复制代码
Ctrl + C
搜索代码
Ctrl + F
全屏模式
F11
切换主题
Ctrl + Shift + D
显示快捷键
?
增大字号
Ctrl + =
减小字号
Ctrl + -