button.v

来自「采用Quartus2编写的电子秒表电路 实现计时、暂停等功能」· Verilog 代码 · 共 19 行

module button (clkin,phn,signal,cnt,enable) ;
  input clkin,phn;
  output [6:0]cnt;
  output signal,enable;
  reg [6:0]cnt;
  reg enable,signal;
  //assign cnt=0;
  always @(posedge clkin)
    begin
      if(cnt==50)
         cnt=0;
      else if(enable||!phn)
         cnt=cnt+1;
      signal=(cnt==0);
      enable=(cnt!=0);
     end
endmodule