signal.hier_info

产生sinx＋cosx波形 用于正交调制得测试信号 一次输出正交和同相分量 verilog语言

|signal
data[0] <= ram:inst.data[0]
data[1] <= ram:inst.data[1]
data[2] <= ram:inst.data[2]
data[3] <= ram:inst.data[3]
data[4] <= ram:inst.data[4]
data[5] <= ram:inst.data[5]
data[6] <= ram:inst.data[6]
data[7] <= ram:inst.data[7]
data[8] <= ram:inst.data[8]
data[9] <= ram:inst.data[9]
data[10] <= ram:inst.data[10]
data[11] <= ram:inst.data[11]
clk => sine:inst2.clk
Txen => sine:inst2.Txen
rst1 => sine:inst2.rst1


|signal|ram:inst
address[0] => Mux~0.IN4
address[0] => Mux~1.IN4
address[0] => Mux~2.IN4
address[0] => Mux~3.IN4
address[0] => Mux~4.IN4
address[0] => Mux~5.IN4
address[0] => Mux~6.IN4
address[0] => Mux~7.IN4
address[0] => Mux~8.IN4
address[0] => Mux~9.IN4
address[0] => Mux~10.IN4
address[0] => Mux~11.IN4
address[1] => Mux~0.IN3
address[1] => Mux~1.IN3
address[1] => Mux~2.IN3
address[1] => Mux~3.IN3
address[1] => Mux~4.IN3
address[1] => Mux~5.IN3
address[1] => Mux~6.IN3
address[1] => Mux~7.IN3
address[1] => Mux~8.IN3
address[1] => Mux~9.IN3
address[1] => Mux~10.IN3
address[1] => Mux~11.IN3
address[2] => Mux~0.IN2
address[2] => Mux~1.IN2
address[2] => Mux~2.IN2
address[2] => Mux~3.IN2
address[2] => Mux~4.IN2
address[2] => Mux~5.IN2
address[2] => Mux~6.IN2
address[2] => Mux~7.IN2
address[2] => Mux~8.IN2
address[2] => Mux~9.IN2
address[2] => Mux~10.IN2
address[2] => Mux~11.IN2
address[3] => Mux~0.IN1
address[3] => Mux~1.IN1
address[3] => Mux~2.IN1
address[3] => Mux~3.IN1
address[3] => Mux~4.IN1
address[3] => Mux~5.IN1
address[3] => Mux~6.IN1
address[3] => Mux~7.IN1
address[3] => Mux~8.IN1
address[3] => Mux~9.IN1
address[3] => Mux~10.IN1
address[3] => Mux~11.IN1
address[4] => Mux~0.IN0
address[4] => Mux~1.IN0
address[4] => Mux~2.IN0
address[4] => Mux~3.IN0
address[4] => Mux~4.IN0
address[4] => Mux~5.IN0
address[4] => Mux~6.IN0
address[4] => Mux~7.IN0
address[4] => Mux~8.IN0
address[4] => Mux~9.IN0
address[4] => Mux~10.IN0
address[4] => Mux~11.IN0
rst => memory[0][10].CLK
rst => memory[0][9].CLK
rst => memory[0][8].CLK
rst => memory[0][7].CLK
rst => memory[0][6].CLK
rst => memory[0][5].CLK
rst => memory[0][4].CLK
rst => memory[0][3].CLK
rst => memory[0][2].CLK
rst => memory[0][1].CLK
rst => memory[0][0].CLK
rst => memory[1][11].CLK
rst => memory[1][10].CLK
rst => memory[1][9].CLK
rst => memory[1][8].CLK
rst => memory[1][7].CLK
rst => memory[1][6].CLK
rst => memory[1][5].CLK
rst => memory[1][4].CLK
rst => memory[1][3].CLK
rst => memory[1][2].CLK
rst => memory[1][1].CLK
rst => memory[1][0].CLK
rst => memory[2][11].CLK
rst => memory[2][10].CLK
rst => memory[2][9].CLK
rst => memory[2][8].CLK
rst => memory[2][7].CLK
rst => memory[2][6].CLK
rst => memory[2][5].CLK
rst => memory[2][4].CLK
rst => memory[2][3].CLK
rst => memory[2][2].CLK
rst => memory[2][1].CLK
rst => memory[2][0].CLK
rst => memory[3][11].CLK
rst => memory[3][10].CLK
rst => memory[3][9].CLK
rst => memory[3][8].CLK
rst => memory[3][7].CLK
rst => memory[3][6].CLK
rst => memory[3][5].CLK
rst => memory[3][4].CLK
rst => memory[3][3].CLK
rst => memory[3][2].CLK
rst => memory[3][1].CLK
rst => memory[3][0].CLK
rst => memory[4][11].CLK
rst => memory[4][10].CLK
rst => memory[4][9].CLK
rst => memory[4][8].CLK
rst => memory[4][7].CLK
rst => memory[4][6].CLK
rst => memory[4][5].CLK
rst => memory[4][4].CLK
rst => memory[4][3].CLK
rst => memory[4][2].CLK
rst => memory[4][1].CLK
rst => memory[4][0].CLK
rst => memory[5][11].CLK
rst => memory[5][10].CLK
rst => memory[5][9].CLK
rst => memory[5][8].CLK
rst => memory[5][7].CLK
rst => memory[5][6].CLK
rst => memory[5][5].CLK
rst => memory[5][4].CLK
rst => memory[5][3].CLK
rst => memory[5][2].CLK
rst => memory[5][1].CLK
rst => memory[5][0].CLK
rst => memory[6][11].CLK
rst => memory[6][10].CLK
rst => memory[6][9].CLK
rst => memory[6][8].CLK
rst => memory[6][7].CLK
rst => memory[6][6].CLK
rst => memory[6][5].CLK
rst => memory[6][4].CLK
rst => memory[6][3].CLK
rst => memory[6][2].CLK
rst => memory[6][1].CLK
rst => memory[6][0].CLK
rst => memory[7][11].CLK
rst => memory[7][10].CLK
rst => memory[7][9].CLK
rst => memory[7][8].CLK
rst => memory[7][7].CLK
rst => memory[7][6].CLK
rst => memory[7][5].CLK
rst => memory[7][4].CLK
rst => memory[7][3].CLK
rst => memory[7][2].CLK
rst => memory[7][1].CLK
rst => memory[7][0].CLK
rst => memory[8][11].CLK
rst => memory[8][10].CLK
rst => memory[8][9].CLK
rst => memory[8][8].CLK
rst => memory[8][7].CLK
rst => memory[8][6].CLK
rst => memory[8][5].CLK
rst => memory[8][4].CLK
rst => memory[8][3].CLK
rst => memory[8][2].CLK
rst => memory[8][1].CLK
rst => memory[8][0].CLK
rst => memory[9][11].CLK
rst => memory[9][10].CLK
rst => memory[9][9].CLK
rst => memory[9][8].CLK
rst => memory[9][7].CLK
rst => memory[9][6].CLK
rst => memory[9][5].CLK
rst => memory[9][4].CLK
rst => memory[9][3].CLK
rst => memory[9][2].CLK
rst => memory[9][1].CLK
rst => memory[9][0].CLK
rst => memory[10][11].CLK
rst => memory[10][10].CLK
rst => memory[10][9].CLK
rst => memory[10][8].CLK
rst => memory[10][7].CLK
rst => memory[10][6].CLK
rst => memory[10][5].CLK
rst => memory[10][4].CLK
rst => memory[10][3].CLK
rst => memory[10][2].CLK
rst => memory[10][1].CLK
rst => memory[10][0].CLK
rst => memory[11][11].CLK
rst => memory[11][10].CLK
rst => memory[11][9].CLK
rst => memory[11][8].CLK
rst => memory[11][7].CLK
rst => memory[11][6].CLK
rst => memory[11][5].CLK
rst => memory[11][4].CLK
rst => memory[11][3].CLK
rst => memory[11][2].CLK
rst => memory[11][1].CLK
rst => memory[11][0].CLK
rst => memory[12][11].CLK
rst => memory[12][10].CLK
rst => memory[12][9].CLK
rst => memory[12][8].CLK
rst => memory[12][7].CLK
rst => memory[12][6].CLK
rst => memory[12][5].CLK
rst => memory[12][4].CLK
rst => memory[12][3].CLK
rst => memory[12][2].CLK
rst => memory[12][1].CLK
rst => memory[12][0].CLK
rst => memory[13][11].CLK
rst => memory[13][10].CLK
rst => memory[13][9].CLK
rst => memory[13][8].CLK
rst => memory[13][7].CLK
rst => memory[13][6].CLK
rst => memory[13][5].CLK
rst => memory[13][4].CLK
rst => memory[13][3].CLK
rst => memory[13][2].CLK
rst => memory[13][1].CLK
rst => memory[13][0].CLK
rst => memory[14][11].CLK
rst => memory[14][10].CLK
rst => memory[14][9].CLK
rst => memory[14][8].CLK
rst => memory[14][7].CLK
rst => memory[14][6].CLK
rst => memory[14][5].CLK
rst => memory[14][4].CLK
rst => memory[14][3].CLK
rst => memory[14][2].CLK
rst => memory[14][1].CLK
rst => memory[14][0].CLK
rst => memory[15][11].CLK
rst => memory[15][10].CLK
rst => memory[15][9].CLK
rst => memory[15][8].CLK
rst => memory[15][7].CLK
rst => memory[15][6].CLK
rst => memory[15][5].CLK
rst => memory[15][4].CLK
rst => memory[15][3].CLK
rst => memory[15][2].CLK
rst => memory[15][1].CLK
rst => memory[15][0].CLK
rst => memory[16][11].CLK
rst => memory[16][10].CLK
rst => memory[16][9].CLK
rst => memory[16][8].CLK
rst => memory[16][7].CLK
rst => memory[16][6].CLK
rst => memory[16][5].CLK
rst => memory[16][4].CLK
rst => memory[16][3].CLK
rst => memory[16][2].CLK
rst => memory[16][1].CLK
rst => memory[16][0].CLK
rst => memory[17][11].CLK
rst => memory[17][10].CLK
rst => memory[17][9].CLK
rst => memory[17][8].CLK
rst => memory[17][7].CLK
rst => memory[17][6].CLK
rst => memory[17][5].CLK
rst => memory[17][4].CLK
rst => memory[17][3].CLK
rst => memory[17][2].CLK
rst => memory[17][1].CLK
rst => memory[17][0].CLK
rst => memory[18][11].CLK
rst => memory[18][10].CLK
rst => memory[18][9].CLK
rst => memory[18][8].CLK
rst => memory[18][7].CLK
rst => memory[18][6].CLK
rst => memory[18][5].CLK
rst => memory[18][4].CLK
rst => memory[18][3].CLK
rst => memory[18][2].CLK
rst => memory[18][1].CLK
rst => memory[18][0].CLK
rst => memory[19][11].CLK
rst => memory[19][10].CLK
rst => memory[19][9].CLK
rst => memory[19][8].CLK
rst => memory[19][7].CLK
rst => memory[19][6].CLK
rst => memory[19][5].CLK
rst => memory[19][4].CLK
rst => memory[19][3].CLK
rst => memory[19][2].CLK
rst => memory[19][1].CLK
rst => memory[19][0].CLK
rst => memory[20][11].CLK
rst => memory[20][10].CLK
rst => memory[20][9].CLK
rst => memory[20][8].CLK
rst => memory[20][7].CLK
rst => memory[20][6].CLK
rst => memory[20][5].CLK
rst => memory[20][4].CLK
rst => memory[20][3].CLK
rst => memory[20][2].CLK
rst => memory[20][1].CLK
rst => memory[20][0].CLK
rst => memory[21][11].CLK
rst => memory[21][10].CLK
rst => memory[21][9].CLK
rst => memory[21][8].CLK
rst => memory[21][7].CLK
rst => memory[21][6].CLK
rst => memory[21][5].CLK
rst => memory[21][4].CLK
rst => memory[21][3].CLK
rst => memory[21][2].CLK
rst => memory[21][1].CLK
rst => memory[21][0].CLK
rst => memory[22][11].CLK
rst => memory[22][10].CLK
rst => memory[22][9].CLK
rst => memory[22][8].CLK
rst => memory[22][7].CLK
rst => memory[22][6].CLK
rst => memory[22][5].CLK
rst => memory[22][4].CLK
rst => memory[22][3].CLK
rst => memory[22][2].CLK
rst => memory[22][1].CLK
rst => memory[22][0].CLK
rst => memory[23][11].CLK
rst => memory[23][10].CLK
rst => memory[23][9].CLK
rst => memory[23][8].CLK
rst => memory[23][7].CLK
rst => memory[23][6].CLK
rst => memory[23][5].CLK
rst => memory[23][4].CLK
rst => memory[23][3].CLK
rst => memory[23][2].CLK
rst => memory[23][1].CLK
rst => memory[23][0].CLK
rst => memory[24][11].CLK
rst => memory[24][10].CLK
rst => memory[24][9].CLK
rst => memory[24][8].CLK
rst => memory[24][7].CLK
rst => memory[24][6].CLK
rst => memory[24][5].CLK
rst => memory[24][4].CLK
rst => memory[24][3].CLK
rst => memory[24][2].CLK
rst => memory[24][1].CLK
rst => memory[24][0].CLK
rst => memory[25][11].CLK
rst => memory[25][10].CLK
rst => memory[25][9].CLK
rst => memory[25][8].CLK
rst => memory[25][7].CLK
rst => memory[25][6].CLK
rst => memory[25][5].CLK
rst => memory[25][4].CLK
rst => memory[25][3].CLK
rst => memory[25][2].CLK
rst => memory[25][1].CLK
rst => memory[25][0].CLK
rst => memory[26][11].CLK
rst => memory[26][10].CLK
rst => memory[26][9].CLK
rst => memory[26][8].CLK
rst => memory[26][7].CLK
rst => memory[26][6].CLK
rst => memory[26][5].CLK
rst => memory[26][4].CLK
rst => memory[26][3].CLK
rst => memory[26][2].CLK
rst => memory[26][1].CLK
rst => memory[26][0].CLK
rst => memory[27][11].CLK
rst => memory[27][10].CLK
rst => memory[27][9].CLK
rst => memory[27][8].CLK
rst => memory[27][7].CLK
rst => memory[27][6].CLK
rst => memory[27][5].CLK
rst => memory[27][4].CLK
rst => memory[27][3].CLK
rst => memory[27][2].CLK
rst => memory[27][1].CLK
rst => memory[27][0].CLK
rst => memory[28][11].CLK
rst => memory[28][10].CLK
rst => memory[28][9].CLK
rst => memory[28][8].CLK
rst => memory[28][7].CLK
rst => memory[28][6].CLK
rst => memory[28][5].CLK
rst => memory[28][4].CLK
rst => memory[28][3].CLK
rst => memory[28][2].CLK
rst => memory[28][1].CLK
rst => memory[28][0].CLK
rst => memory[29][11].CLK
rst => memory[29][10].CLK
rst => memory[29][9].CLK
rst => memory[29][8].CLK
rst => memory[29][7].CLK
rst => memory[29][6].CLK
rst => memory[29][5].CLK
rst => memory[29][4].CLK
rst => memory[29][3].CLK
rst => memory[29][2].CLK
rst => memory[29][1].CLK
rst => memory[29][0].CLK
rst => memory[30][11].CLK
rst => memory[30][10].CLK
rst => memory[30][9].CLK
rst => memory[30][8].CLK
rst => memory[30][7].CLK
rst => memory[30][6].CLK
rst => memory[30][5].CLK
rst => memory[30][4].CLK
rst => memory[30][3].CLK
rst => memory[30][2].CLK
rst => memory[30][1].CLK
rst => memory[30][0].CLK
rst => memory[31][11].CLK
rst => memory[31][10].CLK
rst => memory[31][9].CLK
rst => memory[31][8].CLK
rst => memory[31][7].CLK
rst => memory[31][6].CLK
rst => memory[31][5].CLK
rst => memory[31][4].CLK
rst => memory[31][3].CLK
rst => memory[31][2].CLK
rst => memory[31][1].CLK
rst => memory[31][0].CLK
rst => memory[0][11].CLK
data[0] <= Mux~11.DB_MAX_OUTPUT_PORT_TYPE
data[1] <= Mux~10.DB_MAX_OUTPUT_PORT_TYPE
data[2] <= Mux~9.DB_MAX_OUTPUT_PORT_TYPE
data[3] <= Mux~8.DB_MAX_OUTPUT_PORT_TYPE
data[4] <= Mux~7.DB_MAX_OUTPUT_PORT_TYPE
data[5] <= Mux~6.DB_MAX_OUTPUT_PORT_TYPE
data[6] <= Mux~5.DB_MAX_OUTPUT_PORT_TYPE
data[7] <= Mux~4.DB_MAX_OUTPUT_PORT_TYPE
data[8] <= Mux~3.DB_MAX_OUTPUT_PORT_TYPE
data[9] <= Mux~2.DB_MAX_OUTPUT_PORT_TYPE
data[10] <= Mux~1.DB_MAX_OUTPUT_PORT_TYPE
data[11] <= Mux~0.DB_MAX_OUTPUT_PORT_TYPE


|signal|sine:inst2
clk => addr[3]~reg0.CLK
clk => addr[2]~reg0.CLK
clk => addr[1]~reg0.CLK
clk => addr[0]~reg0.CLK
clk => addr[4]~reg0.CLK
Txen => addr[3]~reg0.ENA
Txen => addr[2]~reg0.ENA
Txen => addr[1]~reg0.ENA
Txen => addr[0]~reg0.ENA
Txen => addr[4]~reg0.ENA
rst1 => rst.DATAIN
rst <= rst1.DB_MAX_OUTPUT_PORT_TYPE
addr[0] <= addr[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
addr[1] <= addr[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
addr[2] <= addr[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
addr[3] <= addr[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
addr[4] <= addr[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE