sine.v

来自「产生sinx＋cosx波形 用于正交调制得测试信号 一次输出正交和同相分量 ve」· Verilog 代码 · 共 28 行

module sine (clk, Txen,rst1, rst, addr);




    input	clk,		// clock input
		   Txen,
		   rst1;		// active-low reset
	    output reg[4:0]	addr=0;		// 8-bit output
    output rst;
    	// ROM address
    
   
   
   always @(posedge clk)
    begin
     if (Txen)
       addr = addr+1;     
    end
 
	

   
    assign  rst=rst1;
endmodule