signal.fit.rpt

产生sinx＋cosx波形 用于正交调制得测试信号 一次输出正交和同相分量 verilog语言

; Enable Bus-Hold Circuitry                            ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                   ; Off                            ; Off                            ;
; Auto Packed Registers -- Stratix/Stratix GX          ; Auto                           ; Auto                           ;
; Auto Delay Chains                                    ; On                             ; On                             ;
; Auto Merge PLLs                                      ; On                             ; On                             ;
; Perform Physical Synthesis for Combinational Logic   ; Off                            ; Off                            ;
; Perform Register Duplication                         ; Off                            ; Off                            ;
; Perform Register Retiming                            ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining               ; Off                            ; Off                            ;
; Fitter Effort                                        ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                      ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication             ; Auto                           ; Auto                           ;
; Auto Register Duplication                            ; Off                            ; Off                            ;
; Auto Global Clock                                    ; On                             ; On                             ;
; Auto Global Register Control Signals                 ; On                             ; On                             ;
+------------------------------------------------------+--------------------------------+--------------------------------+


+-------------------------------------------------------------------------+
; Fitter Device Options                                                   ;
+----------------------------------------------+--------------------------+
; Option                                       ; Setting                  ;
+----------------------------------------------+--------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off                      ;
; Enable device-wide reset (DEV_CLRn)          ; Off                      ;
; Enable device-wide output enable (DEV_OE)    ; Off                      ;
; Enable INIT_DONE output                      ; Off                      ;
; Configuration scheme                         ; Passive Serial           ;
; Error detection CRC                          ; Off                      ;
; Reserve Data[0] pin after configuration      ; As input tri-stated      ;
; Reserve all unused pins                      ; As output driving ground ;
; Base pin-out file on sameframe device        ; Off                      ;
+----------------------------------------------+--------------------------+


+------------------+
; Fitter Equations ;
+------------------+
The equations can be found in D:/altera/quartus51/signal/signal.fit.eqn.


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in D:/altera/quartus51/signal/signal.pin.


+-------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Usage Summary                                                                                     ;
+---------------------------------------------+---------------------------------------------------------------------+
; Resource                                    ; Usage                                                               ;
+---------------------------------------------+---------------------------------------------------------------------+
; Total logic elements                        ; 7 / 10,570 ( < 1 % )                                                ;
;     -- Combinational with no register       ; 2                                                                   ;
;     -- Register only                        ; 0                                                                   ;
;     -- Combinational with a register        ; 5                                                                   ;
;                                             ;                                                                     ;
; Logic element usage by number of LUT inputs ;                                                                     ;
;     -- 4 input functions                    ; 2                                                                   ;
;     -- 3 input functions                    ; 1                                                                   ;
;     -- 2 input functions                    ; 2                                                                   ;
;     -- 1 input functions                    ; 2                                                                   ;
;     -- 0 input functions                    ; 0                                                                   ;
;                                             ;                                                                     ;
; Logic elements by mode                      ;                                                                     ;
;     -- normal mode                          ; 7                                                                   ;
;     -- arithmetic mode                      ; 0                                                                   ;
;     -- qfbk mode                            ; 4                                                                   ;
;     -- register cascade mode                ; 0                                                                   ;
;     -- synchronous clear/load mode          ; 1                                                                   ;
;     -- asynchronous clear/load mode         ; 0                                                                   ;
;                                             ;                                                                     ;
; Total LABs                                  ; 1 / 1,057 ( < 1 % )                                                 ;
; Logic elements in carry chains              ; 0                                                                   ;
; User inserted logic elements                ; 0                                                                   ;
; Virtual pins                                ; 0                                                                   ;
; I/O pins                                    ; 15 / 336 ( 4 % )                                                    ;
;     -- Clock pins                           ; 1 / 16 ( 6 % )                                                      ;
; Global signals                              ; 1                                                                   ;
; M512s                                       ; 1 / 94 ( 1 % )                                                      ;
; M4Ks                                        ; 0 / 60 ( 0 % )                                                      ;
; M-RAMs                                      ; 0 / 1 ( 0 % )                                                       ;
; Total memory bits                           ; 320 / 920,448 ( < 1 % )                                             ;
; Total RAM block bits                        ; 576 / 920,448 ( < 1 % )                                             ;
; DSP block 9-bit elements                    ; 0 / 48 ( 0 % )                                                      ;
; PLLs                                        ; 0 / 6 ( 0 % )                                                       ;
; Global clocks                               ; 1 / 16 ( 6 % )                                                      ;
; Regional clocks                             ; 0 / 16 ( 0 % )                                                      ;
; Fast regional clocks                        ; 0 / 8 ( 0 % )                                                       ;
; SERDES transmitters                         ; 0 / 44 ( 0 % )                                                      ;
; SERDES receivers                            ; 0 / 44 ( 0 % )                                                      ;
; Maximum fan-out node                        ; ram:inst|altsyncram:data_rtl_0|altsyncram_d1m:auto_generated|q_a[0] ;
; Maximum fan-out                             ; 12                                                                  ;
; Highest non-global fan-out signal           ; sine:inst2|addr[0]                                                  ;
; Highest non-global fan-out                  ; 6                                                                   ;
; Total fan-out                               ; 43                                                                  ;
; Average fan-out                             ; 1.79                                                                ;
+---------------------------------------------+---------------------------------------------------------------------+