任意分频程序.txt

来自「任意分频的vhdl实现」· 文本 代码 · 共 56 行

这是我编的一段任意分频程序，且占空比为50%，改变n即可，n=分频系数-1    
程序编完之后，仔细回头看看，
 发现其实里面还有一些端口什么的可以省略的，但是既然已经费这么长的时间编写完了，也就不再修改了，如果
大家觉得比较繁琐的话可以自己在此基础上做出修改的，呵呵 我回去了。祝大家天天好心情。


library ieee;
use ieee.std_logic_1164.all;


entity n_devide is

generic( n : integer :=4);

port( clk_in : in std_logic;

devide_out : out std_logic);

end n_devide;


architecture a of n_devide is

signal counter : integer range 0 to n;

signal convert : std_logic;

begin

devide_out <= convert;

process (clk_in)

begin

if rising_edge(clk_in) then

counter <= counter+1;

if counter = n then

counter <= 0;

convert <= not convert;

end if;

else null;

end if;

end process;

end a;