datasel.v

来自「用FPGA实现带马表日历的电子表」· Verilog 代码 · 共 22 行

//datasel.v
//数据选择器
module datasel(cs,din0,din1,din2,din3,dout);
input	[3:0]	cs;
input	[7:0]	din0,din1,din2,din3;
output	[7:0]	dout;

reg		[7:0]	dout;	
	
	always	@(cs or din0 or din1 or din2 or din3)
	begin
		case(cs)
			4'b0001:	dout<=din0;
			4'b0010:	dout<=din1;
			4'b0100:	dout<=din2;
			4'b1000:	dout<=din3;
			default:	dout<='bx;
		endcase
	end

endmodule