decoder.v

来自「用FPGA实现带马表日历的电子表」· Verilog 代码 · 共 26 行

//decoder.v
//地址译码器
//地址-----------译码输出(cs[3:0])---------单元
//0000H-0003H    0001b                   单元0
//1000H-1003H    0010b                   单元1
//2000H-2003H    0100b                   单元2
//3000H-3003H    1000b                   单元3
module decoder(la,cs);
input	[15:12]	la;
output	[3:0]	cs;
reg		[3:0]	cs;

	always	@(la)
	begin
		case(la)
			4'h0:	cs<=4'b0001;
			4'h1:	cs<=4'b0010;
			4'h2:	cs<=4'b0100;
			4'h3:	cs<=4'b1000;
			default:cs<='bx;
		endcase
	end

			
endmodule