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📄 state1.tlg

📁 人民邮电出版社<<设计与验证verilog hdl >>一书的配套光盘,包含书上所有原代码,特别是状态机部分,值得学习
💻 TLG
字号:
Selecting top level module state1
@N:"C:\prj\FSM_abc\state1\state1.v":6:7:6:12|Synthesizing module state1

@N: CL201 :"C:\prj\FSM_abc\state1\state1.v":27:0:27:5|Trying to extract state machine for register NS
Extracted state machine for register NS
State machine has 4 reachable states with original encodings of:
   000
   001
   010
   100

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