full_add3.v

来自「小例子,关于Verilog HDL语言的一些小练习,可供初学者进行参考.」· Verilog 代码 · 共 6 行

module full_add3(a,b,cin,sum,cout);
input a,b,cin;
output sum,cout;
assign {cout,sum}=a+b+cin;
endmodule