add4_2.v

来自「小例子,关于Verilog HDL语言的一些小练习,可供初学者进行参考.」· Verilog 代码 · 共 8 行

module add4_2(cout,sum,a,b,cin);
output[3:0] sum;
output cout;
input[3:0] a,b;
input cin;
assign {cout,sum}=a+b+cin;
endmodule