mux4_1d.v

来自「小例子,关于Verilog HDL语言的一些小练习,可供初学者进行参考.」· Verilog 代码 · 共 6 行

module mux4_1d(out,in1,in2,in3,in4,cntrl1,cntrl2);
output out;
input in1,in2,in3,in4,cntrl1,cntrl2;
assign out=cntrl1 ? (cntrl2 ? in4:in3):(cntrl2 ? in2:in1);
endmodule