mux21_1.v

来自「小例子,关于Verilog HDL语言的一些小练习,可供初学者进行参考.」· Verilog 代码 · 共 6 行

module MUX21_1(out,a,b,sel);
input a,b,sel;
output out;
assign out=(sel==0)?a:b; 
endmodule