loop1.v

来自「小例子,关于Verilog HDL语言的一些小练习,可供初学者进行参考.」· Verilog 代码 · 共 9 行

module loop1;
integer i;
initial
for(i=0;i<4;i=i+1)
begin
$display("i=%h",i);
end
endmodule