📄 firfilter.sta.rpt
字号:
; -0.719 ; 0.500 ; 1.219 ; High ; CLK ; Rise ; mult_28b_5[5] ;
; -0.719 ; 0.500 ; 1.219 ; Low ; CLK ; Rise ; mult_28b_5[5] ;
; -0.719 ; 0.500 ; 1.219 ; High ; CLK ; Rise ; mult_28b_5[6] ;
; -0.719 ; 0.500 ; 1.219 ; Low ; CLK ; Rise ; mult_28b_5[6] ;
; -0.719 ; 0.500 ; 1.219 ; High ; CLK ; Rise ; mult_28b_5[7] ;
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; -0.719 ; 0.500 ; 1.219 ; High ; CLK ; Rise ; mult_28b_4[11] ;
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; -0.719 ; 0.500 ; 1.219 ; High ; CLK ; Rise ; mult_28b_4[12] ;
; -0.719 ; 0.500 ; 1.219 ; Low ; CLK ; Rise ; mult_28b_4[12] ;
; -0.719 ; 0.500 ; 1.219 ; High ; CLK ; Rise ; mult_28b_4[13] ;
+--------+--------------+----------------+--------+-------+------------+----------------+
+-------------------------------------------------------------------+
; Setup Transfers ;
+------------+----------+----------+----------+----------+----------+
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------+----------+----------+----------+----------+----------+
; CLK ; CLK ; 11827 ; 0 ; 0 ; 0 ;
+------------+----------+----------+----------+----------+----------+
+-------------------------------------------------------------------+
; Hold Transfers ;
+------------+----------+----------+----------+----------+----------+
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------+----------+----------+----------+----------+----------+
; CLK ; CLK ; 11827 ; 0 ; 0 ; 0 ;
+------------+----------+----------+----------+----------+----------+
+------------------------------------------------+
; Unconstrained Paths ;
+---------------------------------+-------+------+
; Property ; Setup ; Hold ;
+---------------------------------+-------+------+
; Illegal Clocks ; 0 ; 0 ;
; Unconstrained Clocks ; 0 ; 0 ;
; Unconstrained Input Ports ; 9 ; 9 ;
; Unconstrained Input Port Paths ; 681 ; 681 ;
; Unconstrained Output Ports ; 16 ; 16 ;
; Unconstrained Output Port Paths ; 16 ; 16 ;
+---------------------------------+-------+------+
+------------------------------------+
; TimeQuest Timing Analyzer Messages ;
+------------------------------------+
Info: *******************************************************************
Info: Running Quartus II TimeQuest Timing Analyzer
Info: Version 7.1 Build 156 04/30/2007 SJ Full Version
Info: Processing started: Mon Nov 26 18:45:39 2007
Info: Command: quartus_sta firfilter -c firfilter
Info: qsta_default_script.tcl version: 24.0.1.7
Warning: Found USE_TIMEQUEST_TIMING_ANALYZER=OFF. The TimeQuest Timing Analyzer is not the default Timing Analysis Tool during full compilation.
Info: Reading SDC File: 'firfilter.sdc'
Info: No base clocks found in the design. Calling "derive_clocks -period 1.0"
Info: Deriving Clocks
Info: create_clock -period 1.000 -waveform {0.000 0.500} -name CLK CLK
Critical Warning: Timing requirements not met
Info: Worst-case setup slack is -2.345
Info: Slack End Point TNS Clock
Info: ========= ============= =====================
Info: -2.345 -1081.762 CLK
Info: Worst-case hold slack is 0.361
Info: Slack End Point TNS Clock
Info: ========= ============= =====================
Info: 0.361 0.000 CLK
Info: No recovery paths to report
Info: No removal paths to report
Info: Design is not fully constrained for setup requirements
Info: Design is not fully constrained for hold requirements
Info: Quartus II TimeQuest Timing Analyzer was successful. 0 errors, 2 warnings
Info: Allocated 117 megabytes of memory during processing
Info: Processing ended: Mon Nov 26 18:45:41 2007
Info: Elapsed time: 00:00:02
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