clk_select.v

来自「一个圣诞彩灯控制芯片的vrilog源代码」· Verilog 代码 · 共 16 行

module clk_select(clk,test,osc,zc);
output clk;
input test,osc,zc;
wire clk;

assign clk=test?osc:zc;

/*always@(test or zc or osc)
begin
  if(test)
    clk=zc;
  else
    clk=osc;
end*/

endmodule