model7_huayang.v

来自「一个圣诞彩灯控制芯片的vrilog源代码」· Verilog 代码 · 共 46 行

module model7_huayang(l1,l2,l3,l4,clk_50,l11,l22,l33,l44);
input clk_50,l11,l22,l33,l44;
output l1,l2,l3,l4;
reg l1,l2,l3,l4;

always /*@(l11 or l22 or l33 or l44) 
begin
  if(l11==1)
    l1=clk_50;
  else
    l1=1'b0;
  if(l22==1)
    l2=clk_50;
  else
    l2=1'b0;
  if(l33==1)
    l3=clk_50;
  else
    l3=1'b0;
  if(l44==1)
    l4=clk_50;
  else
    l4=1'b0;
end*/
  
case({l11,l22,l33,l44})
  4'b0000: begin l1=1'b0;  l2=1'b0;  l3=1'b0;  l4=1'b0;   end
  4'b0001: begin l1=1'b0;  l2=1'b0;  l3=1'b0;  l4=clk_50; end
  4'b0010: begin l1=1'b0;  l2=1'b0;  l3=clk_50;l4=1'b0;   end
  4'b0011: begin l1=1'b0;  l2=1'b0;  l3=clk_50;l4=clk_50; end
  4'b0100: begin l1=1'b0;  l2=clk_50;l3=1'b0;  l4=1'b0;   end
  4'b0101: begin l1=1'b0;  l2=clk_50;l3=1'b0;  l4=clk_50; end
  4'b0110: begin l1=1'b0;  l2=clk_50;l3=clk_50;l4=1'b0;   end
  4'b0111: begin l1=1'b0;  l2=clk_50;l3=clk_50;l4=clk_50; end
  4'b1000: begin l1=clk_50;l2=1'b0;  l3=1'b0;  l4=1'b0;   end
  4'b1001: begin l1=clk_50;l2=1'b0;  l3=1'b0;  l4=clk_50; end
  4'b1010: begin l1=clk_50;l2=1'b0;  l3=clk_50;l4=1'b0;   end
  4'b1011: begin l1=clk_50;l2=1'b0;  l3=clk_50;l4=clk_50; end
  4'b1100: begin l1=clk_50;l2=clk_50;l3=1'b0;  l4=1'b0;   end
  4'b1101: begin l1=clk_50;l2=clk_50;l3=1'b0;  l4=clk_50; end
  4'b1110: begin l1=clk_50;l2=clk_50;l3=clk_50;l4=1'b0;   end
  4'b1111: begin l1=clk_50;l2=clk_50;l3=clk_50;l4=clk_50; end
  default: begin l1=1'b0;  l2=1'b0;  l3=1'b0;  l4=1'b0;   end   
endcase

endmodule