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一个圣诞彩灯控制芯片的vrilog源代码

; Timing Models                                         ; Final              ;      ;    ;             ;
; Number of source nodes to report per destination node ; 10                 ;      ;    ;             ;
; Number of destination nodes to report                 ; 10                 ;      ;    ;             ;
; Number of paths to report                             ; 200                ;      ;    ;             ;
; Report Minimum Timing Checks                          ; Off                ;      ;    ;             ;
; Use Fast Timing Models                                ; Off                ;      ;    ;             ;
; Report IO Paths Separately                            ; Off                ;      ;    ;             ;
; Default hold multicycle                               ; Same as Multicycle ;      ;    ;             ;
; Cut paths between unrelated clock domains             ; On                 ;      ;    ;             ;
; Cut off read during write signal paths                ; On                 ;      ;    ;             ;
; Cut off feedback from I/O pins                        ; On                 ;      ;    ;             ;
; Report Combined Fast/Slow Timing                      ; Off                ;      ;    ;             ;
; Ignore Clock Settings                                 ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements               ; Off                ;      ;    ;             ;
; Enable Recovery/Removal analysis                      ; Off                ;      ;    ;             ;
; Enable Clock Latency                                  ; Off                ;      ;    ;             ;
+-------------------------------------------------------+--------------------+------+----+-------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary                                                                                                                                                             ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; test            ;                    ; User Pin ; NONE             ; 0.000 ns      ; 0.000 ns     ; NONE     ; N/A                   ; N/A                 ; N/A    ;              ;
; osc             ;                    ; User Pin ; NONE             ; 0.000 ns      ; 0.000 ns     ; NONE     ; N/A                   ; N/A                 ; N/A    ;              ;
; zc              ;                    ; User Pin ; NONE             ; 0.000 ns      ; 0.000 ns     ; NONE     ; N/A                   ; N/A                 ; N/A    ;              ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'test'                                                                                                                                                                                                                                                         ;
+-----------------------------------------+-----------------------------------------------------+--------------------------------+--------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack                                   ; Actual fmax (period)                                ; From                           ; To                             ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+--------------------------------+--------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A                                     ; 97.10 MHz ( period = 10.299 ns )                    ; sysclk:u0|flag1[1]             ; sysclk:u0|clk_4                ; test       ; test     ; None                        ; None                      ; 9.245 ns                ;
; N/A                                     ; 97.26 MHz ( period = 10.282 ns )                    ; sysclk:u0|flag1[2]             ; sysclk:u0|clk_4                ; test       ; test     ; None                        ; None                      ; 9.234 ns                ;
; N/A                                     ; 98.24 MHz ( period = 10.179 ns )                    ; sysclk:u0|flag1[7]             ; sysclk:u0|clk_4                ; test       ; test     ; None                        ; None                      ; 9.125 ns                ;
; N/A                                     ; 101.25 MHz ( period = 9.877 ns )                    ; sysclk:u0|flag1[5]             ; sysclk:u0|clk_4                ; test       ; test     ; None                        ; None                      ; 8.823 ns                ;
; N/A                                     ; 101.37 MHz ( period = 9.865 ns )                    ; sysclk:u0|flag1[4]             ; sysclk:u0|clk_4                ; test       ; test     ; None                        ; None                      ; 8.811 ns                ;
; N/A                                     ; 102.79 MHz ( period = 9.729 ns )                    ; sysclk:u0|flag1[3]             ; sysclk:u0|clk_4                ; test       ; test     ; None                        ; None                      ; 8.675 ns                ;
; N/A                                     ; 103.71 MHz ( period = 9.642 ns )                    ; TG:u17|ein[3]                  ; TG:u17|l3[1]                   ; test       ; test     ; None                        ; None                      ; 9.026 ns                ;
; N/A                                     ; 103.93 MHz ( period = 9.622 ns )                    ; sysclk:u0|flag1[0]             ; sysclk:u0|clk_4                ; test       ; test     ; None                        ; None                      ; 8.574 ns                ;
; N/A                                     ; 104.17 MHz ( period = 9.600 ns )                    ; TG:u17|ein[3]                  ; TG:u17|l1[1]                   ; test       ; test     ; None                        ; None                      ; 8.996 ns                ;
; N/A                                     ; 104.87 MHz ( period = 9.536 ns )                    ; TG:u17|ein[3]                  ; TG:u17|l1[0]                   ; test       ; test     ; None                        ; None                      ; 8.932 ns                ;
; N/A                                     ; 104.94 MHz ( period = 9.529 ns )                    ; TG:u17|ein[3]                  ; TG:u17|l4[1]                   ; test       ; test     ; None                        ; None                      ; 8.949 ns                ;
; N/A                                     ; 105.33 MHz ( period = 9.494 ns )                    ; TG:u17|ein[1]                  ; TG:u17|l3[1]                   ; test       ; test     ; None                        ; None                      ; 8.878 ns                ;
; N/A                                     ; 105.80 MHz ( period = 9.452 ns )                    ; TG:u17|ein[1]                  ; TG:u17|l1[1]                   ; test       ; test     ; None                        ; None                      ; 8.848 ns                ;
; N/A                                     ; 106.24 MHz ( period = 9.413 ns )                    ; TG:u17|ein[3]                  ; TG:u17|l2[1]                   ; test       ; test     ; None                        ; None                      ; 8.845 ns                ;
; N/A                                     ; 106.29 MHz ( period = 9.408 ns )                    ; sysclk:u0|flag1[1]             ; sysclk:u0|clk_8                ; test       ; test     ; None                        ; None                      ; 8.291 ns                ;
; N/A                                     ; 106.48 MHz ( period = 9.391 ns )                    ; sysclk:u0|flag1[2]             ; sysclk:u0|clk_8                ; test       ; test     ; None                        ; None                      ; 8.280 ns                ;
; N/A                                     ; 106.52 MHz ( period = 9.388 ns )                    ; TG:u17|ein[1]                  ; TG:u17|l1[0]                   ; test       ; test     ; None                        ; None                      ; 8.784 ns                ;
; N/A                                     ; 106.60 MHz ( period = 9.381 ns )                    ; TG:u17|ein[1]                  ; TG:u17|l4[1]                   ; test       ; test     ; None                        ; None                      ; 8.801 ns                ;
; N/A                                     ; 107.41 MHz ( period = 9.310 ns )                    ; sysclk:u0|flag2[0]             ; sysclk:u0|clk_4                ; test       ; test     ; None                        ; None                      ; 8.787 ns                ;
; N/A                                     ; 107.67 MHz ( period = 9.288 ns )                    ; sysclk:u0|flag1[7]             ; sysclk:u0|clk_8                ; test       ; test     ; None                        ; None                      ; 8.171 ns                ;
; N/A                                     ; 107.84 MHz ( period = 9.273 ns )                    ; TG:u17|ein[0]                  ; model1_top:u8|model1:u6|l1[0]  ; test       ; test     ; None                        ; None                      ; 8.368 ns                ;
; N/A                                     ; 107.84 MHz ( period = 9.273 ns )                    ; TG:u17|ein[0]                  ; model1_top:u8|model1:u6|l1[1]  ; test       ; test     ; None                        ; None                      ; 8.368 ns                ;
; N/A                                     ; 107.93 MHz ( period = 9.265 ns )                    ; TG:u17|ein[1]                  ; TG:u17|l2[1]                   ; test       ; test     ; None                        ; None                      ; 8.697 ns                ;
; N/A                                     ; 108.04 MHz ( period = 9.256 ns )                    ; TG:u17|ein[0]                  ; model1_top:u8|model1:u6|l3[0]  ; test       ; test     ; None                        ; None                      ; 8.351 ns                ;
; N/A                                     ; 108.04 MHz ( period = 9.256 ns )                    ; TG:u17|ein[0]                  ; model1_top:u8|model1:u6|l3[1]  ; test       ; test     ; None                        ; None                      ; 8.351 ns                ;
; N/A                                     ; 108.67 MHz ( period = 9.202 ns )                    ; sysclk:u0|flag1[6]             ; sysclk:u0|clk_4                ; test       ; test     ; None                        ; None                      ; 8.148 ns                ;
; N/A                                     ; 108.96 MHz ( period = 9.178 ns )                    ; TG:u17|flag[1]                 ; TG:u17|ein[1]                  ; test       ; test     ; None                        ; None                      ; 1.841 ns                ;