div_25.v

来自「一个圣诞彩灯控制芯片的vrilog源代码」· Verilog 代码 · 共 26 行

//divid frequency module----2
module div_25(clk_2,reset,clk_50);
parameter number1=25;
input  clk_50,reset;
output clk_2;
reg    clk_2;
reg [4:0] flag;
//initial
    // flag=0;
always @(posedge clk_50 or negedge reset)
if (reset==0)
   flag=5'b00000;
else
 begin 
     if (flag==number1-1)
          begin
            clk_2=1'b1;
            flag=5'b00000;
          end
       else
           begin
              flag=flag+5'b00001;
              clk_2=1'b0;
            end
end
endmodule